| लेखक | संदेश |
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tigerajs
शामिल: 08 Feb 2006
डाक: 30
|  फ़रवरी 20, 2006 3:17 # 1 के बीच अंतर क्या </ b = और एक <= # 1 ख है | | |
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| | plz मेरी मदद करो |
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aravind
शामिल: 29 जून 2004
डाक: 619
मदद: 23
स्थान: भारत
| फ़रवरी 20, 2006 3:40 # 1 के बीच अंतर क्या </ b = और एक <= # 1 ख है | | |
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| यह नियम यू अंगूठे का प्रयोग एक = # 5 ख नहीं होना चाहिए है;
U # 5 एक ख = उपयोग कर सकते हैं;
क्योंकि यह बयान बाधा डाल रही है.
1.it 5 सेकेंड के लिए ब्लॉक बी मूल्य और यह दे
2.a ख = मूल्य होगा 5 सेकेंड के बाद.
गैर के लिए simillary-बयान इसके विपरीत अवरुद्ध
u एक का पालन करें <= चाहिए # 5 ब
क्योंकि यह अभ्यस्त इसी बयान ब्लॉक |
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jarodz
में शामिल हो: मार्च 12, 2005
डाक: 100
मदद: 14
| फ़रवरी 20, 2006 6:43 # 1 के बीच अंतर क्या </ b = और एक <= # 1 ख है | | |
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| # 5 ए एक = ख, 5 बार इकाई, सिम्युलेटर के बाद लागू ए को बी के मूल्य प्रदान
बी एक = # 5 ख, जब सिम्युलेटर इस कथन पर अमल,
ख के वर्तमान मूल्य रखने के लिए, और फिर इस keeped मूल्य प्रदान एक 5 समय इकाई के बाद.
यह "<=". के साथ एक ही है
साभार,
Jarod |
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nand_gates
शामिल: 19 जुलाई 2004
डाक: 908
मदद की: 120
| फ़रवरी 20, 2006 8:32 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| ये रास्ते हैं एक मॉडल परिवहन देरी और सिम्युलेटर verilog में inertial देरी.
यदि उर VHDL से परिचित आप मिल जाएगा रहे हैं!
मैं timescale 1ns के रूप में ग्रहण कर रहा हूँ
# 1 एक <= / b / यह मॉडल परिवहन देरी ख 'में एक' 1 एन एस के बाद दिखाई देगा
एक <= # 1 / b / यह मॉडल inertial 'देरी एक' ख 'इस additin में 1 एन एस विलंब के बाद' इस प्रकार
कोई पल्स <1ns फ़िल्टर बाहर पर होगा 'एक'
Plaese VHDL के लिए नीचे दिए गए लिंक पर देखें!
http://www.gmvhdl.com/delay.htm |
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| वापस शीर्ष पर | |
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novise
शामिल: 14 फ़रवरी 2006
डाक: 12
| 20 फ़रवरी 2006 16:38 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| | जब # 1a <= बी बी टी (प्रयोग) है 1 टी एक समय में सौंपी है, दूसरे, जब एक <= # 1b ख (1 टी) इस्तेमाल किया जाता है हाथ पर समय 1 टी को सौंपा है |
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| वापस शीर्ष पर | |
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rsjgs
शामिल: 14 फ़रवरी 2006
डाक: 10
| 26 फ़रवरी 2006 19:37 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| | अंतर यह है कि पहले मामले में RHS का मूल्यांकन जगह तुरंत लेता है, लेकिन assigment 1 एन एस के बाद. दूसरे मामले मूल्यांकन ही 1 एन एस बाद में किया |
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| वापस शीर्ष पर | |
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darylz
में शामिल हो: मार्च 24, 2005
डाक: 132
मदद: 4
| फ़रवरी 27, 2006 3:21 # 1 के बीच अंतर क्या </ b = और एक <= # 1 ख है | | |
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| | ने कहा है कि nand_gates निकालने! |
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| वापस शीर्ष पर | |
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bracketx
शामिल: 11 जनवरी 2006
डाक: 12
| 28 फ़रवरी 2006 13:20 # 1 के बीच अंतर क्या </ b = और एक <= # 1 ख है | | |
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| | hehe, वहाँ कई विवरण है. |
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| वापस शीर्ष पर | |
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positive_edge
शामिल: 13 फ़रवरी 2006
डाक: 6
| Mar 01 20:12 2006 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| 1)
1 # ख एक <=
काम का मूल्यांकन समय पर नियंत्रण की देरी है.
RHS अभिव्यक्ति मूल्यांकन किया है.
काम एक <अर्थात् अनुसूचित --- ख (t 1 है)
एक) 2 <= 1 # ख
RHS अभिव्यक्ति मूल्यांकन किया है.
काम समय पर नियंत्रण की देरी और पंक्ति के अंत में अनुसूचित है.
प्रवाह पर जारी है.
अनुकार समय टी में एक ख <- 1 |
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| वापस शीर्ष पर | |
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AlexWan
शामिल: 26 दिसम्बर 2003
डाक: 305
मदद की: 6
| Mar 02 9:44 2006 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| 1 # एक एन <= b
बाईं ओर देरी जोड़ना-हाथ से काम nonblocking के संयोजन तर्क मॉडल की ओर (LHS) त्रुटिपूर्ण है.
| कोड: |
adder_t2 मॉड्यूल (सह, राशि, ए, बी, ci);
उत्पादन सह;
निर्गम [3:0] राशि;
इनपुट [3:0 ए, बी];
इनपुट ci;
reg सह;
[3:0 reg राशि];
@ हमेशा (एक या ख या ci)
# 12 (सह, राशि) <एक = ci B ;
endmodule
|
अगर 15 बार में एक इनपुट परिवर्तन, तो अगर ए, बी और अगले 9ns के दौरान ci सब बदल जानकारी, outputs ए, बी और ci का नवीनतम मूल्यों के साथ अद्यतन हो जाएगा. यह मॉडलिंग शैली ci इनपुट के लिए राशि के लिए एक मूल्य और केवल प्रचार के बजाय 3ns आवश्यक 12ns प्रचार विलंब के बाद outputs उठाने की अनुमति दी.
इतनी देरी कार्य nonblocking के संयोजन तर्क मॉडल के LHS पर नहीं डाल सकते हैं. यह एक बुरा कोडन शैली है.
किसी भी लड़के क्लिफर्ड ई. Cummings कागज से और अधिक विस्तार से inforamtion मिलता है. कोड [/ सकते हैं] |
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| वापस शीर्ष पर | |
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Google
ऐडसेंस
| Mar 02 9:44 2006 विज्ञापन | | |
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| वापस शीर्ष पर | |
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weng
शामिल: 13 जनवरी 2006
डाक: 32
| Mar 03 20:01 2006 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| इन अवरुद्ध क्या और काम nonblocking वास्तविक सर्किट प्रतिबिम्बित करता है?
किसी एक उदाहरण कोड कर सकते हैं? |
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| वापस शीर्ष पर | |
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Vonn
शामिल: 06 Oct 2002
डाक: 254
मदद: 2
| Mar 06 2:25 2006 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| यकीन है कि यह है ... यहाँ एक उदाहरण है:
अगर आप अपनी प्रक्रिया में लिखें:
एक = 1;
एक ख =;
ग ख =;
ये काम एक = ख ग = 1 और उत्पन्न सर्किट = एक 3 एक दूसरे से जुड़े buffers होगा अवरुद्ध कर रहे हैं
1 --- बफर []---> एक --- बफर []---> ख --- बफर []---> ग
जबकि अगर तुम इसे लिखने के गैर का उपयोग-अवरुद्ध
एक <= 1;
b <= एक;
ग <= b;
इस काम Nonblocking है इसका मतलब है कि:
एक = 1
ख एक के = पुराने मूल्य
ग ख का = पुराने मूल्य
और च वास्तविक सर्किट होगा / च बजाय buffers की
1 --- [च / च ]---> एक --- [च / च ]---> ख --- [च च / ]---> ग |
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| वापस शीर्ष पर | |
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yuenkit
शामिल: 20 जनवरी 2005
डाक: 110
मदद: 5
| मार्च 10 10:21 2,006 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| | परिवहन देरी और inertial देरी |
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| वापस शीर्ष पर | |
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weng
शामिल: 13 जनवरी 2006
डाक: 32
| मार्च 14, 2006 3:41 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| | उद्धरण: | इन अवरुद्ध क्या और काम nonblocking वास्तविक सर्किट प्रतिबिम्बित करता है?
किसी एक उदाहरण कोड कर सकते हैं?
|
मुझे खेद है कि मैं अपने सवाल का स्पष्ट नहीं किया है.
मैं पूछना है कि क्या इन रोकने और देरी के साथ कार्य nonblocking वास्तविक सर्किट को प्रतिबिंबित क्या करना चाहता था. कैसे दोनों काम में देरी हो सर्किट को synthesize? |
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| वापस शीर्ष पर | |
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shiv_emf
शामिल: 31 अगस्त 2005
डाक: 641
मदद: 16
| 09 सितम्बर 2006 18:18 # 1 के बीच अंतर क्या </ b = और एक <= # 1 ख है | | |
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| | Vonn दिया अच्छा उदाहरण है! मैं यह बदलाव रजिस्टर तैयार करने के लिए उपयोग कर सकते हैं? / |
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| वापस शीर्ष पर | |
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archillios
शामिल: 29 जून 2005
डाक: 97
मदद: 4
| 12 सितम्बर 2006 16:53 पुन: # 1 के बीच क्या फर्क है एक <ख ख = और एक <= # 1 | | |
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| AlexWan सही है, कि एक बुरा कोडन जब संयोजन तर्क मॉडलिंग में प्रयुक्त शैली है. एलेक्स के लिए धन्यवाद!
कोड के नीचे देखें:
/ *
बुरा कोडन शैली के उदाहरण
* /
adder_t2 मॉड्यूल (सह, राशि, ए, बी, ci);
उत्पादन सह;
निर्गम [3:0] राशि;
इनपुट [3:0 ए, बी];
इनपुट ci;
reg सह;
[3:0 reg राशि];
@ हमेशा (एक या ख या ci)
# 12 (सह, राशि) <एक = ख ci ; / / बुरा गैर कार्य शैली कोडन देरी ब्लॉक
endmodule
मॉड्यूल टीबी;
[3:0] ए, बी reg;
reg ci;
तार [3:0] राशि;
तार सह;
adder_t2 dut (सह. (सह), राशि. (राशि),. एक (एक),. ख (ख), ci ci (.));
प्रारंभिक
प्रारंभ करना
# (0 ए, बी, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (ए, बी, ci) = (4'h2, 4'h5, 1'h1);
# 5 (ए, बी, ci) = (4'he, 4'h0, 1'h1);
# 9 (ए, बी, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ प्रदर्शन (शुभ रात्रि "");
$ रोक;
अंत
endmodule
/////////////////////////////////////////
अनपेक्षित व्यवहार देखा जाएगा.
समय इकाई में 12 / बी / ci, बदल सह (, राशि) <एक = ख ci है, बाद में एक अनुसूचित है, समय से पहले के बाद एक आने की कोई परिवर्तन / बी / ci असर होगा ( सह, राशि), इतनी देर नहीं # 12 है. |
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| वापस शीर्ष पर | |
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foster_cn
शामिल: 14 जनवरी 2003
डाक: 74
मदद: 2
| 14 सितम्बर 2006 7:06 # 1 के बीच अंतर क्या </ b = और एक <= # 1 ख है | | |
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| | करता # एक में 1 <= # 1 ख flipflop संक्रमण समय मतलब है? |
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| वापस शीर्ष पर | |
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darylz
में शामिल हो: मार्च 24, 2005
डाक: 132
मदद: 4
| 14 सितम्बर 2006 7:13 # 1 के बीच अंतर क्या </ b = और एक <= # 1 ख है | | |
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| | कार्य क्रम अलग है! |
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| वापस शीर्ष पर | |
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