| लेखक | संदेश |
|---|
r_p_sanna
शामिल: 18 अक्टूबर 2004
डाक: 69
|  मार्च 19 18:38 2,006 verilog में संकेत पैदा | | |
|
| नमस्ते,
वहाँ है एक तरह से मैं संकेत बनाने या verilog में जुड़े सूची कर सकते हैं? मैं vhdl लगता है कि एक रिकॉर्ड है जो मुझे लगता है सी सूचनाओं में संकेत के एक बराबर है बनाने की अनुमति देता स्वागत है. |
|
| वापस शीर्ष पर | |
 |
stevepre
में शामिल हो: मई 10, 2001
डाक: 92
| मार्च 20 9:57 2006 पुन: verilog में बनाने के संकेत | | |
|
| है vhdl रिकॉर्ड एक संकेत नहीं है. यह सिर्फ एक आंकड़ा संरचना है जो एक में डेटा प्रकार के अन्य प्रकार का मेल है.
नहीं. verilog की क्षमता इस तरह प्रदान नहीं करता, जब तक आप प्रणाली verilog प्रयोग कर रहे हैं. |
|
| वापस शीर्ष पर | |
|
Google
ऐडसेंस
| मार्च 20 9:57 2006 विज्ञापन | | |
|
|
|
|
| वापस शीर्ष पर | |
|
yaseen1
में शामिल हो: मई 20, 2006
डाक: 49
| 31 जनवरी 2007 23:00 पुन: verilog में बनाने के संकेत | | |
|
| | यह संभव verilog सूची में जोड़ा नहीं बना है. |
|
| वापस शीर्ष पर | |
|
aji_vlsi
शामिल: 10 सितम्बर 2004
डाक: 640
मदद: 72
स्थान: बंगलौर, भारत
| 01 Feb 2007 5:36 पुन: verilog में बनाने के संकेत | | |
|
| | yaseen1 ने लिखा है: | | यह संभव verilog सूची में जोड़ा नहीं बना है. |
ठीक है, तुम * * मॉडल की सूची से जुड़े सकते हैं, हालांकि यह एक अच्छा 2 महीने की इंटर्नशिप परियोजना हो सकता है. यह VHDL के साथ आसान है और भी अधिक एसवी से सहमत थे.
Ajeetha, सीवीसी
www.noveldv.com |
|
| वापस शीर्ष पर | |
|
