| लेखक | संदेश |
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s_vlsi
में शामिल हो: मई 16, 2006
डाक: 21
|  मई 26 13:56 2,006 तुल्यकालिक और अतुल्यकालिक | | |
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| किसी ने मुझे बता सकते हैं verilog कोड के साथ तालमेल है और aynsynchronous रीसेट के बीच अंतर है?
जो हम रीसेट के लिए जाना चाहिए? 
धन्यवाद और सादर |
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sree205
में शामिल हो: मार्च 13, 2006
डाक: 421
मदद: 30
| मई 27 8:40 2006 तुल्यकालिक और अतुल्यकालिक | | |
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| यू क्यों नहीं फिर सेट करता है पर क्लिफर्ड Cummings द्वारा पत्र पढ़ा? इस लिंक पर एक पेपर फिर सेट करता है, यह तुम्हारी समझ में मदद मिलेगी.
http://www.sunburst-design.com/papers/ |
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louisnells
शामिल: 08 सकना 2006
डाक: 212
मदद: 13
| मई 27 13:27 2,006 पुन: तुल्यकालिक और अतुल्यकालिक | | |
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| समकालिक एक रीसेट में जब घड़ी सक्रिय है या हो रहा है (पर या जा ve-ve जा रहे पल्स). अर्थात्: आप जब तक रीसेट संकेत दिया है घड़ी की बढ़त के नमूने है.
पर अतुल्यकालिक रीसेट रीसेट में तुरंत होता है. |
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zainmirza
शामिल: 24 दिसम्बर 2005
डाक: 134
मदद: 32
स्थान: इस्लामाबाद
| मई 27 19:11 2,006 तुल्यकालिक और अतुल्यकालिक | | |
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| | plz भी लिख abt संचरण अर्थात् तुल्यकालिक और अतुल्यकालिक पारेषण. |
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louisnells
शामिल: 08 सकना 2006
डाक: 212
मदद: 13
| मई 27 19:30 2,006 पुन: तुल्यकालिक और अतुल्यकालिक | | |
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| अगर प्रसारण synchrounous है कोई संदर्भ संकेत (घड़ी) जो एक स्वर में संचार कदम में शामिल साथियों करता होगा. तस्वीर प्रोग्रामर से ICSP नियंत्रण रेखा के संबंध तुल्यकालिक, क्योंकि वहाँ ICSP संदर्भ में एक घड़ी है.
अतुल्यकालिक संचरण में कोई ऐसी refernce संकेत नहीं होगा. उदाहरण के लिए RS232 में कोई घड़ी संकेत सभी.
| zainmirza ने लिखा है: | | plz भी लिख abt संचरण अर्थात् तुल्यकालिक और अतुल्यकालिक पारेषण. |
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dsocer
शामिल: 04 अप्रैल 2006
डाक: 11
| मई 29, 2006 4:45 पुन: तुल्यकालिक और अतुल्यकालिक | | |
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| तुल्यकालिक: हमेशा @ (posedge clk)
प्रारंभ करना
अगर (rst == 0) ......
और ..............
अंत
अतुल्यकालिक: हमेशा (posedge clk या negedge rst @)
मैं तुल्यकालिक है सबसे अनुप्रयोगों में अच्छा लगता है. |
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sree205
में शामिल हो: मार्च 13, 2006
डाक: 421
मदद: 30
| मई 30 12:36 2,006 तुल्यकालिक और अतुल्यकालिक | | |
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| एक अतुल्यकालिक निवेश प्राप्त करने के जड़ना, रास्ता बनाने के लिए इसे किसी भी metastability बिना सिंक्रनाइज़ करने फ्लॉप अतुल्यकालिक इनपुट डबल और डिजाइन में दूसरी फ्लॉप के उत्पादन में इस्तेमाल होता है.
एक ही तरीका भी एक एक घड़ी डोमेन से दूसरे traversing संकेत पर लागू होता है. |
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Google
ऐडसेंस
| मई 30 12:36 2,006 विज्ञापन | | |
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shankarmit
शामिल: 22 जून 2005
डाक: 188
मदद: 8
स्थान: भारत
| मई 30 14:13 2,006 पुन: तुल्यकालिक और अतुल्यकालिक | | |
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| Asynchornous रीसेट घड़ी और रीसेट के बिना है .. कार्य करेगा
प्रयोग अगर = 1, तो रीसेट ..
elsif (alway पर () घड़ी) ..
तुल्यकालिक रीसेट में .. तभी घड़ी सक्रिय है .. postive (या नकारात्मक) और होगा अधिनियम रीसेट
अगर alwy ((पर) clocl)
(रीसेट) .. अगर
माफ करना मैं .. verilog में अच्छा नहीं कर रहा हूँ यू इस तरह से लिखने के ..
सादर
शंकर |
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eelinker
शामिल: 12 फ़रवरी 2006
डाक: 571
मदद: 12
स्थान: फारस
| 21 जुलाई 2006 6:31 तुल्यकालिक और अतुल्यकालिक | | |
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| के नाम पर ---
diffrences हैं:
1) कोई घड़ी है और द्वार पर आधारित asynchronus फ्लिप के बजाय देरी-असफल.
2) समर्थित asynchronus, सीएडी उपकरण से नहीं है तो यह बुद्धिमान को अतुल्यकालिक डिजाइन नहीं है.
डिजाइनिंग अतुल्यकालिक जाल में ASCnotes.pdf का उल्लेख के बारे में अधिक जानकारी के लिए 3).
सादर |
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vcnvcc
शामिल: 21 जुलाई 2006
डाक: 88
मदद: 1
| 21 जुलाई 2006 9:21 पुन: तुल्यकालिक और अतुल्यकालिक | | |
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| कुछ अंक abt पुनर्स्थापित एक समय होनेवाला बनाना. और Async
1. Asynch रीसेट तेजी से सिंक में तुलना नहीं है, कम हार्डवेयर लेता है, कम शक्ति, लेकिन लगता है
मौके Async रीसेट के लिए समय के उल्लंघन के लिए वहाँ हैं. |
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bansalr
शामिल: 22 दिसम्बर 2005
डाक: 158
मदद: 13
| 21 जुलाई 2006 10:19 पुन: तुल्यकालिक और अतुल्यकालिक | | |
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| Plz नीचे दिए गए लिंक पर जाने के लिए async बनाम सिंक पर अधिक चर्चा
http://www.deepchip.com/items/0396-01.html |
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kaustubhkhole
शामिल: 21 जनवरी 2006
डाक: 102
| 23 जुलाई 2006 18:34 तुल्यकालिक और अतुल्यकालिक | | |
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| घड़ी और घड़ी के बिना!!
इस सरल डीईएफ़ है ..... |
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haytham
शामिल: 06 जून 2004
डाक: 225
मदद: 14
स्थान: मिस्र
| 23 जुलाई 2006 21:53 पुन: तुल्यकालिक और अतुल्यकालिक | | |
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| नमस्ते
तुल्यकालिक रीसेट नमूने को घड़ी की बढ़त (या Pos या neg के साथ रीसेट मतलब है)
जबकि अतुल्यकालिक रीसेट को रीसेट जब कभी रीसेट हालत सक्रिय है अभिप्रेत है.
Asynchrounous रीसेट पर एक महत्वपूर्ण मुद्दा यह है कि यह ई मॉड्यूल रीसेट इनपुट से synchrnously हटाया जाना चाहिए और इस प्रणाली के एकीकरण पर एक मुद्दे के रूप में माना जाता है.
निम्नलिखित Verilog सही है
| उद्धरण: | तुल्यकालिक: हमेशा @ (posedge clk)
प्रारंभ करना
अगर (rst == 0) ......
और ..............
अंत
अतुल्यकालिक: हमेशा (posedge clk या negedge rst @) |
डिजिटल आईसी डिजाइन के लिए, हम हमेशा asynchrnous रीसेट का उपयोग करें
तुल्यकालिक संचरण के लिए संकेत है कि घड़ी का मतलब है डेटा के साथ स्थानांतरित है, जबकि अतुल्यकालिक एक बिल्कुल नहीं घड़ी जानकारी का मतलब है.
Asynchrnous संचरण में, घड़ी फिर से निकाला है fom सीडीआर सर्किट (घड़ी के आंकड़ों वसूली) का उपयोग कर डेटा और तब डेटा रिसीवर डोमेन की घड़ी के साथ सिंक्रनाइज़ प्रयोग 2 एफएफ है कम से कम
धन्यवाद |
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polymath
शामिल: 02 सकना 2006
डाक: 236
मदद: 23
स्थान: इंग्लैंड
| 23 जुलाई 2006 23:06 पुन: तुल्यकालिक और अतुल्यकालिक | | |
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| शब्दों को समझे:
तुल्यकालिक
&
अतुल्यकालिक
तुम तो तुल्यकालिक और अतुल्यकालिक का आधार - कुछ समझ में होगा.
Polymath |
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