| लेखक | संदेश |
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प्रतिभा के प्रबंध निदेशक
में शामिल हो गए: Mar 01 2007
डाक: 221
मदद की: 148
|  मार्च 17 12:50 2,009 सिंक या async डिजाइन? | | |
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| तुल्यकालिक है या अतुल्यकालिक डिजाइन पसंदीदा?
Plz कारण दे. Async डिजाइन आमतौर FPGA डिजाइन में एक कड़ी के infered है, जबकि एक असफल द्वारा सिंक डिजाइन.
तो, जो डिजाइन के बेहतर विचार है? |
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khamitkar.ravikant
शामिल: 15 जुलाई 2008
डाक: 228
मदद की: 114
स्थान: भारत
| मार्च 17 13:37 2,009 सिंक या async डिजाइन? | | |
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| है हमेशा से तुल्यकालित है बेहतर है. समय दिया पूर्वानुमान और घड़ी घटनाओं में घटनाओं occure रहे हैं तो यह हमेशा के लिए सिंक का उपयोग बेहतर में फ्लिप फ्लॉप आउटपुट के रूप में डिजाइन. डिज़ाइन.
अगर u async के लिए जाते हैं. तो डिजाइन FPGA के प्रदर्शन और hamperd u सर्वोत्तम परिणाम प्राप्त नहीं हो जाएगा.
अगर यू को भी वही xilinx की जांच करना चाहते ही चेतावनी देता है जब यू भाषा टेम्पलेट्स का उपयोग करें.
यू को ise संपादित करें xilinx जाने - भाषा> टेम्पलेट -> VHDL -> संश्लेषण का निर्माण - कोडन उदाहरण> -> और फिर यू उदाहरण है जो सिंक के किसी भी जाँच कर सकते हैं. या async.
xilinx async के बारे में चेतावनी देगा. डिजाइन.
जाँचें कि. |
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Google
ऐडसेंस
| मार्च 17 13:37 2,009 विज्ञापन | | |
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प्रतिभा के प्रबंध निदेशक
में शामिल हो गए: Mar 01 2007
डाक: 221
मदद की: 148
| मार्च 18 5:25 2009 पुन: तुल्यकालित या async डिजाइन? | | |
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| पहले तो मैं तुम्हें जवाब के लिए धन्यवाद देना चाहूंगा.
मैं एक ise में async डी फ्लिप फ्लॉप की कोशिश की. लेकिन मुझे कोई चेतावनी नहीं मिला. मैं ise 9.1 का उपयोग कर रहा हूँ
सुझाव है कि आप मुझे मोर्चे के अंत डिजाइन में कैसे समय विश्लेषण सीख सकते हैं plz कर सकते हैं? मैं किसी भी मूल्यांकन संस्करण उपकरण मतलब है? |
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मूलांक
शामिल: 23 जुलाई 2002
डाक: 157
मदद: 5
| मार्च 18 20:11 2,009 पुन: तुल्यकालित या async डिजाइन? | | |
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| प्रतिभा के प्रबंध निदेशक,
Vhdl में एक async फ्लिप फ्लॉप / verilog क्या है?
एक फ्लिप-असफल रही है क्या वास्तव में एक डिजाइन तुल्यकालिक करता है क्योंकि यह एक दर्ज तत्व है. अन्य जैसे और, या, XOR डिजिटल सर्किट, और muxes async उपकरणों लेकिन फ्लॉप फिल्मों और घड़ी किनारों पर काउंटरों परिवर्तन और अन्य async उपकरणों के राज्य पर कब्जा कर रहे हैं.
तुम पर डिजिटल डिजाइन पर एक पुस्तक लेने चाहते अवधारणाओं से कुछ के साथ familar हो सकती है. सच async डिजाइन के लिए एक भी कम सिंक डिजाइन को सत्ता विकल्प होना चाहिए था जब से तुम मुक्त नहीं घड़ियों चल कर रहा है.
FPGAs में अधिकांश डिजाइनों / ASICs सिंक डिज़ाईन हैं. या कम से कम वे बनने की कोशिश! 
मूलांक |
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