अतुल्यकालिक फीफो साथ एक डिजाइन के अनुकार परिणाम के साथ समस्या

[jacobiLL]

हाय, सभी. मैं अपने डिजाइन में अतुल्यकालिक फीफो है, मैंने पाया अनुकार परिणाम RTL और netlist के बीच अलग है. यह अतुल्यकालिक फीफो द्वारा कारण, गलती समय पर, घड़ी पढ़ा और लिखने घड़ी बहुत करीब (0.5ns) है, netlist के उत्पादन RTL के उत्पादन की तुलना में देर हो चुकी है. मैं [ख] यह अतुल्यकालिक फीफो के लिए अपरिहार्य है [/b]? पता आश्चर्य ग्रे कोड का प्रयोग करें [ख] [/b] इस अप्रत्याशित त्रुटि की संभावना कम.

 

[radix]

jacobiLL, मैं या तो आप फीफो का उपयोग कर रहे हैं को गलत ढंग से, या फीफो गलत तरीके से डिजाइन किया गया था की तरह लगता है. कारण एक ग्रे गिनती प्रयोग किया जाता है जब पार घड़ी डोमेन है कि एक समय में केवल एक एकल बिट बदल रहा है. इसका मतलब यह है कि आप एक गलत मान कभी नहीं मिलेगा जब नमूना, सबसे खराब स्थिति में आप एक देरी मूल्य मिलेगा. मेरा मानना ​​है कि सबसे async fifos ग्रे मायने रखता है का उपयोग करता है और उनमें से ज्यादातर बस ठीक काम अगर तर्क के बाकी सही ढंग से कार्यान्वित किया जाता है. मूलांक

 

[jacobiLL]

शुक्रिया, मूलांक. तुम सही हो! मेरे डिजाइन में अतुल्यकालिक फीफो rd_count है जो फीफो में छोड़ दिया संख्या का संकेत है. सबसे खराब स्थिति में rd_count एक सामान्य से पढ़ने घड़ी अवधि देरी हो रही है. मुझे लगता है कि यह अपरिहार्य है.