अधिकतम आवृत्ति और Spartan3

[borntofight22]

नमस्ते!

मैं FPGAs के लिए नया हूँ.मैं इस बोर्ड है:
http://www.xilinx.com/products/devkits/HW-SPAR3E-SK-US-G.htm
किसी को पता है कि अधिकतम आवृत्ति स्वीकार (संयमी) पिन में से एक हो सकता है:
कोड:# ==== 6 हैडर J1 पिन ====

# ये चार कनेक्शन FX2 संबंधक के साथ साझा कर रहे हैं

# NET "J1 <0>" नियंत्रण रेखा B4 = "| IOSTANDARD = LVTTL;

# NET "J1 <1>" नियंत्रण रेखा A4 = "| IOSTANDARD = LVTTL;

# NET "J1 <2>" नियंत्रण रेखा = "D5 '| IOSTANDARD = LVTTL;

# NET "J1 <3>" नियंत्रण रेखा = "C5" | IOSTANDARD = LVTTL;

# ==== 6 हैडर J2 पिन ====

# ये चार कनेक्शन FX2 संबंधक के साथ साझा कर रहे हैं

# NET "J2 <0>" नियंत्रण रेखा = "A6" | IOSTANDARD = LVTTL;

# NET "J2 <1>" नियंत्रण रेखा = "बी -6" | IOSTANDARD = LVTTL;

# NET "J2 <2>" नियंत्रण रेखा = "E7" | IOSTANDARD = LVTTL;

# NET "J2 <3>" नियंत्रण रेखा = "F7" | IOSTANDARD = LVTTL;

 

[svhb]

मैं spartan3 के datasheet में देखा था, कि TIOPICK है थोड़ा 2ns से छोटा है.तो यह आवृत्ति इसके बाद के संस्करण का संकेत है शायद / O ब्लॉक प्रचार के माध्यम से मैं नहीं होगा तर्क सरणी में.
इसका मतलब यह है कि (सिद्धांत में) 500MHz का अधिकतम इस्तेमाल किया (और अनुमार्गण देरी, तर्क देरी, ले ... खाते में बिना) जा सकता है.

एक fpga की शक्ति अपव्यय मुख्य रूप से घड़ी की आवृत्ति से निर्धारित होता है फ्लिप (आंतरिक तर्क के और भी आराम) पर टॉगल फ्लॉप.कुछ 120Mc पर toggling उड़ा घटक नहीं होगा जानकारी.

Stefaan