इंटरफेस के बारे में 06 मई 2004 8:31 प्रश्न.

[Buriedcode]

नमस्ते,
मैं एक बहु स्तरीय कोड (ठीक है, बस ऊपर के स्तर और 5 कम वाले) और मैं
एक समस्या है लिख
रहा हूँ.सबसे पहले एक आसान सवाल का:

एबल
में (नहीं veri या VHDL) एक आंतरिक कनेक्शन
दो निचले स्तर मॉड्यूल के बीच उच्च स्तर के माध्यम से उन्हें अनुमार्गण के बिना किया जा सकता है?मैं शब्द 'तार'
एक ऐसी संरचना को वर्णित करने के लिए verilog में प्रयोग किया जाता है.

वैसे,
मैं बिल्कुल VHDL या Verilog नहीं
पता
<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="हैरान" border="0" />क्योंकि, एक अपने निचले स्तर के मॉड्यूल की एक 8 बिट पारी रजिस्टर, समांतर उत्पादन में से एक
है जो मैं पूछना कारण, शीर्ष स्तर के मॉड्यूल के साथ interfaced
है और 8 पिन को CPLD पर
है करने के लिए जुड़ा हुआ है.यह 8 बिट संख्या वापस एक अलग उप मॉड्यूल द्वारा पढ़ा होगा.आप यह क्या तरीका है .... अच्छी तरह से कर रही
के साथ गलत है सोच हो सकती है ...

बाधाओं
के संपादक में देख रहे हैं (मैं ISPlever) d7 .. d0 'होता है बिट संख्या,' नाम की 8 का उपयोग कर
रहा हूँ 3 बार.एक बार पिंस (उत्पादन) और दो बार नोड (Od7. .. Od0,
के रूप में और
के लिए, Id7 .. Id0).इसका मतलब यह है कि इन
8 बिट 24 macrocells का उपयोग होता है.<--- 8 बहुत अधिक

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="रो रही है या बहुत दुख की बात है" border="0" />

(आई)
को उपलब्ध है, जिसमें से कुल 48 अन्य मॉड्यूल के लिए उपयोग किया जाता है में 64 macrocells है.

अगर किसी को यह मैं बहुत आभारी होंगे करने के लिए एक समाधान हो सकता है, थोड़ी देर के लिए अपनी गई bugging मुझे अब, और मैं सच में
एक सुराग नहीं है.

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="प्रश्न" border="0" />मैं
एक बड़ा PLD पाने के लिए है नहीं करना चाहती.

जब मैं यह डिजाइनिंग था मैं '' यह है कि 8 बिट पिन और फिर दूसरे मॉड्यूल इन 8 पिन का उपयोग किया जाता है केवल 8 रजिस्टरों
की अर्थ से दूर पढ़ सकते सौंपा जाएगा संभाला.

ThankYou.