इस तरह verilog द्वि - दिशात्मक पोर्ट कोडन में मदद.

[GoldServe]

हाय दोस्तों, मैं कुछ verilog कोडन मदद की जरूरत है. मैं एक राज्य मशीन है कि accomplishes तर्क नीचे का पता लगाने क्या करता लिखने की कोशिश कर रहा हूँ. यूएसबी डाटा बस एक द्वि - दिशात्मक पोर्ट यूएसबी सिग्नल चिप में आदेश संकेत कर रहे हैं. WR # और FRD # पढ़ सकते हैं और चिप JTAG संकेतों में strobes लिखना मानक JTAG बाहर संकेत कर रहे हैं और TDO (IO35) चिप में है यदि आप ट्रेस को देखो, तो आप देखेंगे कि समय पर टी 3.2355 घंटा, FRD # जाता कम बंदरगाह और द्वि - दिशात्मक परिवर्तन दिशा अभी और डेटा डेटा बस पर outputted है. इस तरह से कुछ कोडिंग में कोई मदद मददगार होगा!

 

[avimit]

1 हाय. टी 3.2355 घंटा समय, FRD बदलने नहीं अपनी WR जो 2 से बदल रहा है. मैं जहां किसी भी डिजाइन में है, तो डेटा (?) एक यूनिडायरेक्शनल बजाय द्विशताब्दी दिशात्मक 3 बस बस की तरह लग रहा है databus की दिशा बदलने के के किसी भी संकेत नहीं देख सकता. अगर तुम मुझे एक स्पष्ट विवरण दे सकते हैं, मैं मदद करने में सक्षम हो जाएगा. मैं अपने थोड़े VHDL या Verilog में द्वि - di बस hanlde सरल लगता है. Kr, AVI url [] http://www.vlsiip.com url [/]

 

[GoldServe]

यदि आप 3.2355, कर्सर ई पर ध्यान से देखो, तुम वास्तव में FRD कम जाना होगा. मुझे चकरा क्या है कि जब FRD कम जाता है, databus कि पिछले JTAG चक्र से बाहर स्थानांतरित कर दिया गया है वास्तव में इतना बस द्विशताब्दी दिशात्मक है मूल्य हो जाता है. यह मुझे विश्वास है कि बस त्रि राज्य के नियंत्रण नियंत्रक और त्रिकोणीय राज्य में के द्वारा किया जाता है जाता है बस कांटे की शकल FRD क्योंकि वहाँ कोई देरी जब FRD जब डेटा databus पर डाल दिया जाता है कम हो जाता है. कृपया मुझे बताओ अगर मेरी मान्यताओं सही हैं! धन्यवाद!

 

[GoldServe]

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