एफएफ / कड़ी trimming

A

altair_06

Guest
नमस्ते,

मैं चेतावनी के बाद जब मैं अपने module.Can किसी ने मुझे ऐसे एक चेतावनी के लिए कारण देना और कैसे मैं यह कर से बचने के synthesize मिलता है.

एफएफ / कड़ी <bit_count_reg_0> (init मूल्य बिना) 0 के ब्लॉक में एक स्थिर मूल्य है
अन्य सीमांत बल के कारण / कड़ी trimming, एफएफ / कड़ी <bit_count_reg_1> बिना (init मूल्य) 0 के ब्लॉक में एक स्थिर मूल्य है
अन्य सीमांत बल के कारण / कड़ी trimming, एफएफ / कड़ी <bit_count_reg_2> बिना (init मूल्य) 0 के ब्लॉक में एक स्थिर मूल्य है

 
यह संदेश Xilinx ise XST संश्लेषण की रिपोर्ट से आता है.यह तुम कह रही है कि दो रजिस्टर बिट्स 0 हमेशा के लिए होगा.आप अपने डिजाइन में देखें तो है कि तुम क्या करना चाहिए.

यह इस उत्तर के रिकार्ड के समान है:
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=18397

इस Verilog उदाहरण 'के दो टुकड़े कम के लिए एक समान चेतावनी गिनती उत्पन्न':
कोड:

मॉड्यूल (ऊपर clk, राजा);

इनपुट clk;

उत्पादन reg [7:0] = 0 गिनती;हमेशा @ (posedge clk) शुरू

गिनती <गिनती = 4;

अंत

endmodule
 

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