एसआर फ्लिप फ्लॉप के लिए स्ट्रक्चरल VHDL कोड

[BlackOps]

हैलो, मैं वीजीए नियंत्रक बनाने की कोशिश कर रहा हूँ. यह काउंटर के ऊपर 2 10 बिट है और 4 फ्लिप फ्लॉप. मैं पहले से ही यह एक योजनाबद्ध है. अब मैं नीचे मेरे SR फ्लिप फ्लॉप के लिए पूरी तरह VHDL संरचनात्मक कोड लिखना चाहता हूँ, जो मैं अपने नियंत्रक के अंदर की जरूरत है फ्लिप फ्लॉप की छवि पर एक नज़र रखना कृपया. के रूप में मैं हनोक किताब से देख, एसआर फ्लिप फ्लॉप डी फ्लिप फ्लॉप संशोधित किया गया है, दूसरी तस्वीर पर एक नज़र रखना कृपया. अब, मैं SR फ्लिप फ्लॉप के लिए VHDL कोड को संशोधित करने की आवश्यकता है, लेकिन मैं भी अतुल्यकालिक स्पष्ट संकेत के रूप में पहली तस्वीर पर दिखाया VGA नियंत्रक के लिए ... में शामिल की जरूरत है .. यहाँ अपने कोड है: [कोड] - 2 इनपुट नंद गेट पुस्तकालय आईईईई के आपरेशन को परिभाषित; IEEE.STD_LOGIC_1164.ALL का उपयोग करें; NAND_2 इकाई बंदरगाह (I0, I1:; हे std_logic में: STD_LOGIC बाहर), NAND_2 END हे, NAND_2 की वास्तुकला Dataflow_NAND2 शुरू हो रहा है

 

[mstrcosmos]

SR और CLK? , पुस्तकालय आईईईई उपयोग IEEE.STD_LOGIC_1164.all; इकाई FDRS बंदरगाह (क्यू: std_ulogic बाहर, सी: std_ulogic में, आर: std_ulogic में, एस: std_ulogic में, साफ़ करें: std_ulogic में); अंत FDRS, FDRS की वास्तुकला FDRS_arch शुरू हो रहा है प्रक्रिया (सी, साफ) प्रारंभ करना अगर फिर क्यू (बढ़ती बढ़त (साफ))

 

[FvM]

एक घड़ी के साथ - मेरी राय में, आप SR-flipflop एक नई तरह की "आविष्कार". मैंने पहले इसे कभी नहीं देखा.

 

[BlackOps]

मैं कुछ का आविष्कार नहीं किया! havent यू हनोक ह्वांग की एक किताब पढ़ी है? मेरी पोस्ट पर उन चित्रों को उस किताब से हैं! इतना ?.... किसी भी विचार? और यू कि VHDL कोड के बारे में क्या लगता है?

 

[FvM]

नमस्ते, ठीक है, मैं देख रहा हूँ कि SR-flipflop हनोक और कहीं द्वारा प्रयोग किया जाता है. लेकिन मैं पाया है कि विभिन्न implementations मौजूद है कि अनुसंधान और एस दोनों एच. हनोक कहते हैं, "फ्लिप फ्लॉप - एसआर एक अपरिभाषित राज्य में प्रवेश जब दोनों निविष्टियाँ एक साथ माँगे हैं कर सकते हैं" के साथ व्यवहार के बारे में अलग. Constrast में अपने प्रस्तुत सर्किट अच्छी तरह से परिभाषित एस इनपुट के लिए प्राथमिकता प्राप्त करने व्यवहार है. Altera Maxplus SR-flipflop है कि एस और आर दोनों एच के साथ toggling है और mstrcosmos द्वारा पोस्ट कोड आर इनपुट के लिए प्राथमिकता है. इसके अलावा इस विशेष समस्या से, VHDL कोड सही लगता है. "संरचनात्मक" कोड है कि आंशिक रूप से अस्पष्ट व्यवहार है का उपयोग करने के बजाय, मैं एक स्पष्ट वर्णन करना पसंद करेंगे. एसआर flipflop के लिए आवश्यक प्राथमिकता वास्तव में अलग किया जा सकता है. का प्रयोग डी - flipflops आप इरादा तर्क explicitely परिभाषित किया है. Mstrcosmos द्वारा SR-flipflop वर्णन synthesizable इस तरह नहीं है, कारण, यह दो किनारे संवेदनशील संकेतों है. बजाय स्पष्ट asynchronouos के साथ हमेशा की तरह का निर्माण किया जाना चाहिए. जैसा कि पहले ही कहा, यह आपके कोड से अलग है आर एस बनाम प्राथमिकता के बारे में. [कोड] प्रक्रिया (सी, साफ) शुरू अगर फिर क्यू (स्पष्ट)

 

[BlackOps]

u व्यवहार कोड प्रदान की है ... मैं से इसका इस्तेमाल आईएसई के साथ मेरी Virtex2 समर्थक चिप के लिए वीजीए नियंत्रक, निर्माण कर सकते हैं? और मैं इसे दूसरे में जगह कर सकते हैं .. फ़ाइल "हेडर" .. ताकि मैं इसे मुख्य नियंत्रक स्रोत कोड में उपयोग अभ्यस्त?

 

[kvingle]

Yes.you इसका इस्तेमाल कर सकते हैं.

 

[darylz]

लेकिन यह सार्थक है?

 

[FvM]

मैं मूल "संरचनात्मक" कोड की समीक्षा की. यह बिल्कुल संश्लेषण (अगर सही इतनी तक, जो मैं पूरी तरह से जाँच नहीं था) के लिए अनुपयुक्त है. Synthesizable कोड (के रूप में दूर के रूप में घड़ी synchronouos कार्रवाई का इरादा है) डी एफएफ तर्क क्रमशः तुल्यकालिक घड़ी एचडीएल constructs तत्वों पर आधारित होना चाहिए. पुनश्च: मुझे लगा कि अपने कोड हार्डवेयर में संश्लेषण के लिए इरादा है, लेकिन आप यह उल्लेख नहीं था. अब मैं समझता हूँ, कि आप [मैं] संरचनात्मक [/i] Enochs किताब से दृश्य डी एफएफ कोडित. दृश्य मूल रूप से एक विचार देता है, कैसे एक डी - एफएफ हार्डवेयर में काम कर सकता है, लेकिन यह न तो संश्लेषण और न ही मेरी राय के लिए अनुकरण के लिए सार्थक है. एक संश्लेषण उपकरण है कि आमतौर पर व्यक्तिगत फाटक की तुलना में एक उच्च अमूर्त स्तर पर संचालित है, सबसे अधिक संभावना यह एक तरीका है कि गेट स्तर पर एक डी एफएफ इस्तेमाल में पहचान नहीं होगा. एक अनुकार उपकरण मूल रूप से व्यवहार को पुन: उत्पन्न करना चाहिए, लेकिन यह भी एक उच्च स्तर वर्णन (व्यवहार या डी - एफएफ हार्डवेयर का उपयोग कर) की तुलना में ज्यादा उपरि कारण होगा. व्यवहार विवरण दो सीमाएँ हैं: कुछ constructs synthesizable, जैसे देरी बयान नहीं कर रहे हैं और सभी मामलों में यह इष्टतम परिणाम नहीं दे, जहां विशेष रूप से तर्क हार्डवेयर संसाधन उपलब्ध हैं हो सकता है. लेकिन संरचनात्मक कोड के साथ प्रदर्शन में सुधार, यह आमतौर पर विक्रेता पुस्तकालयों के माध्यम से विशेष रूप से तर्क हार्डवेयर, पर विचार करना चाहिए.

 

[BlackOps]

धन्यवाद u! ठीक है, मैं इसे कोडित है जैसे तुम मुझे पता चला है, यहाँ व्यवहार कोड है: [कोड] पुस्तकालय आईईईई, USE IEEE.STD_LOGIC_1164.ALL, ENTITY SRff बंदरगाह (एस, आर, घड़ी, साफ़: std_logic में; क्यू: बाहर STD_LOGIC) ; END SRff, SRff की वास्तुकला व्यवहार है प्रक्रिया शुरू (घड़ी, साफ) - संवेदनशीलता सूची प्रयोग किया जाता है प्रारंभ करना अगर (= '1 साफ़ ') तब क्यू

 

[FvM]

यह जब संरचनात्मक कोड में SR-एफएफ instantiating के काम करना चाहिए. क्या तुमने ध्यान दिया कि हनोक ओ 'ह्वांग वेबसाइट से वीजीए नियंत्रक www.cs.lasierra.edu/ ~ ehwang आम तौर पर उपयोग कर रहा है "व्यवहार" कोडन? मेरी राय यह अधिक कार्यात्मक और बेहतर पठनीय है.

 

[BlackOps]

हाँ, मैं नोटिस किया था, शुक्रिया .. लेकिन मैं नहीं हूँ यकीन है कि अगर मैं बस कॉपी और यह मेरे आईएसई पेस्ट होगा काम करेंगे synthesation के लिए ... .. भी पिन सौंपा mustbe .. क्यों मैं संरचनात्मक कोड में खरोंच से सब कुछ का निर्माण करने का फैसला किया thats, लेकिन हनोक के schematics की चर्चा करते हुए.

 

[FvM]

मैं Altera उदाहरण के Xilinx के साथ काम करने के लिए के रूप में अच्छी तरह से उम्मीद है, वीजीए नियंत्रक ही केवल आम VHDL constructs का उपयोग करता है कारण होता है. अपने "संरचनात्मक" वर्णन के साथ, आप एक समझ है जो संरचनात्मक तत्वों वास्तव में FPGA में उपलब्ध हैं चाहिए. ये हैं [ख] नहीं फाटकों [/b] के बजाय [ख] LUT आधारित तर्क ब्लॉक [/b], जहां एक डी एफएफ एक प्राथमिक कार्य है. इन तथ्यों की अनदेखी, आप जैसे एचडीएल संकलक का उपयोग करने के लिए एक संयोजन तर्क पाश बजाय एक flipflop के संभवतः समय समस्याओं की वजह से परिचालन नहीं हो सकता है.

 

[SHRIRAM_GAUR]

मैं संरचनात्मक एसआर एफएफ कोड संकलित किया है और पता चला, 1. आप संकेत Structural_SR_FF में "स्पष्ट", क्यों जोड़ा है? भी संकेत कहीं भी नहीं referrred है?