एसडीएफ बनाम सर्किट स्तर मसाला सिमुलेशन के साथ RTL सिम

[aramis]

हाय, किसी ने मुझे बताओ सिमुलेशन के दो प्रकार के बीच अंतर क्या है? संश्लेषण और पोस्ट लेआउट के बाद, मुझे पता है, मैं समय और वापस रिपोर्ट एनोटेशन एसडीएफ फ़ाइल, और फाटक स्तर netlist प्राप्त कर सकते हैं. मैं एसडीएफ फ़ाइल RTL स्तर में Modelsim / नेकां - सिम का उपयोग अनुकरण का उपयोग करना चाहिए? मैं और अधिक सटीक समय पाने के लिए मेरे RTL समारोह काम या नहीं की पुष्टि कर सकते हैं. या, मैं gatelevel netlist testbech साथ / HSIM nanosim का उपयोग का उपयोग करने के लिए simuate चाहिए? क्या फर्क पड़ता है? करता है या यह अनुरूप desgin के साथ संबंध है? मैं बहुत उलझन में हूँ. कृपया मेरी मदद करो. धन्यवाद Aramis

 

[niko_zhang]

मुझे लगता है कि उदारीकरण की जरूरत है कि आप दो तरीके के लिए अलग है.

 

[moorhuhn]

एक छोटा सा सवाल भ्रमित. रजिस्टर हस्तांतरण स्तर - RTL अवधि आमतौर पर संश्लेषण से पहले एचडीएल कोड के लिए प्रयोग किया जाता है, इसलिए इसके लिए बहुत जल्दी backannotation फाटक स्तर + मान लिया जाये कि एसडीएफ संश्लेषण के बाद, आप एक विशेषता अपने मानक संश्लेषण के लिए इस्तेमाल किया कोशिकाओं के लिए समय पुस्तकालय की जरूरत है,. Synopsys typicaly. उदारीकरण या ताल TLF या alf. सटीकता पुस्तकालय, चिमटा और कैसे पर निर्भर करता है. एसडीएफ की गणना है. ट्रांजिस्टर स्तर के अनुकरण के लिए तुम सिर्फ उपयुक्त ट्रांजिस्टर मॉडल और ट्रांजिस्टर मसाला प्रारूप में स्तर netlist की जरूरत है. ट्रांजिस्टर स्तर सिमुलेशन precharacterized libs के साथ गेट स्तर की तुलना में ज्यादा सटीक हो सकता है, लेकिन यह अधिक समय लगता है या आप कंप्यूटिंग परिशुद्धता को कम करने के लिए यह तेजी से और भी सटीकता कमी करना चाहिए. मैं tbench और कुछ विशेष मामलों में, जहां आप वास्तव में चल रहा whats देखना चाहते हैं के लिए ट्रांजिस्टर स्तर के सत्यापन के लिए गेट स्तर सिमुलेशन का उपयोग करने की सिफारिश करेंगे. यदि आप HSIM का उपयोग करने के लिए जा रहे हैं, तुम 2 विकल्प हैं. या तो आप parasitics साथ निकाले netlist अनुकरण या आप netlist टी स्तर और DSPF का उपयोग करें. वैसे भी उन दोनों को काफी समय और स्मृति खपत कर रहे हैं ...

 

[aramis]

[बोली = moorhuhn] एक थोड़ा भ्रमित सा सवाल. रजिस्टर हस्तांतरण स्तर - RTL अवधि आमतौर पर संश्लेषण से पहले एचडीएल कोड के लिए प्रयोग किया जाता है, इसलिए इसके लिए बहुत जल्दी backannotation फाटक स्तर + मान लिया जाये कि एसडीएफ संश्लेषण के बाद, आप एक विशेषता अपने मानक संश्लेषण के लिए इस्तेमाल किया कोशिकाओं के लिए समय पुस्तकालय की जरूरत है,. Synopsys typicaly. उदारीकरण या ताल TLF या alf. सटीकता पुस्तकालय, चिमटा और कैसे पर निर्भर करता है. एसडीएफ की गणना है. ट्रांजिस्टर स्तर के अनुकरण के लिए तुम सिर्फ उपयुक्त ट्रांजिस्टर मॉडल और ट्रांजिस्टर मसाला प्रारूप में स्तर netlist की जरूरत है. . बोली [/] तो, आप मतलब है कि मैं एसडीएफ बाद लेआउट अनुकरण करना समय है, कि हमेशा की तरह मामले के लिए पर्याप्त होगा के साथ संश्लेषित फाटक स्तर ले, सही होना चाहिए? कोई किसी भी transister स्तर सिमुलेशन करने की जरूरत है, है ना? धन्यवाद Aramis

 

[moorhuhn]

अगर तुम सिर्फ एक पहले से ही सिद्ध पुस्तकालय के साथ एक डिजिटल डिजाइन करते हैं, तो आप एक टी स्तर सिमुलेशन की जरूरत नहीं है. यदि आप मिश्रित, उच्च गति, पूरा कस्टम या साबित नहीं कोशिकाओं उदारीकरण या कब करते हैं, तो आप एक पूरक के रूप में टी स्तर सिमुलेशन का उपयोग करना चाहिए. Personaly, मैं टी स्तर हमेशा लेकिन कभी नहीं के बजाय बाद लेआउट parasitics के साथ तर्क अनुकरण कर रहा हूँ. : Wink: