कम बिजली डिजाइन की रणनीति के बारे में प्रश्&#

[s8319]

के रूप में वहाँ ASIC डिजाइन में इतने कम डिजाइन विधि, shoul मैं कैसे वीं सबसे उपयुक्त लोगों को चुनते हैं, तो वहाँ कम बिजली डिजाइन की रणनीति पर guidlines के बारे में कोई दस्तावेज़ रहे हैं?

धन्यवाद!

 

[Garbielhijo]

घड़ी डोमेन और स्विचन के लिए खोजें.
यह मदद कर सकता है आप कुछ techinics inderstand करने के लिए बिजली की खपत कम हो.

 

[linuxluo]

नमस्ते,
मुझे लगता है कि ऐसी कोई बहुत तरीकों हम चुन सकते है.यदि आप इस erea में रुचि रखते हैं, तो आप ताल / synopsys / magma वेब की जांच कर सकते हैं और उसके बाद आप पा सकते हैं कि वे तरीके प्रदान लगभग समान हैं.

 

[avimit]

आप अपने वेब साइट पर देख सकते हैं:
http://www.vlsiip.com/low_power.html
तुम्हें यहाँ कुछ तकनीकों मिल सकती है
लेकिन जो और पर निर्भर कर सकते हैं क्या तुम तैयार कर रहे हैं जो चुनने के लिए.
उनमें से कुछ लेकिन सामान्य होते हैं और हो मामलों के बहुमत में लागू हो सकता है.
Kr,
Aviral मित्तल

 

[eternal_nan]

यहाँ कुछ चीजें हैं को देखो:
1.घड़ी संश्लेषण उपकरण द्वारा डाला gating
2.शीर्ष स्तर gating घड़ी (डिजाइनर द्वारा डाला)
3.राम विभाजन (कई छोटे वालों में बड़ी राम अलग ही सत्ता से एक प्रयोग कर रहे हैं)
4.रिसाव बचत के लिए gating पावर
5.वोल्टेज स्केलिंग

 

[nav_vlsi]

यू भी बहु का प्रयोग करने की कोशिश कर सकते हैं VT कोशिकाओं यदि आपकी लाइब्रेरी इसे समर्थन करता है.कि एक महत्वपूर्ण सुधार कर देना

 

[spauls]

तुम भी MTCMOS तकनीकों की कोशिश कर सकते हैं.

 

[manu_leo]

नमस्ते,
ऐसे कई तरीके है जिसके द्वारा यू बिजली की खपत को कम कर सकते हैं.
अगर यू को गतिशील बिजली खपत का उपयोग एकाधिक वोल्टेज द्वीप को कम करना चाहता हूँ.
अगर u गैर महत्वपूर्ण तर्क महत्वपूर्ण हिस्सा हैं और कम VT में रिसाव की शक्ति का उपयोग करें उच्च VT कोशिकाओं को कम करना चाहता हूँ.
MTCMOS एक और अच्छी तकनीक है, लेकिन क्षेत्र में भूमि के ऊपर और रिसाव शक्ति कहते है अचल