किसी ने मुझे इस समस्या से मदद कर सकता हूँ?

[aglow_pig]

हाय, सब

1.वहाँ संलग्नक 'picture.it में दिखाया के रूप में एक टोपी C1 NMOS M1.now के फाटक से जुड़े एस है, मुझे पता है कि मैं कैसे उत्पादन नोड में अपने समकक्ष समाई प्राप्त कर सकते हैं चाहता हूँ.
2.मैं एक VCXO.how मैं इसे प्राप्त कर सकते हैं के FV वक्र के बारे में एक सिमुलेशन परिणाम प्राप्त करना चाहते हैं?

thx
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[aglow_pig]

और NMOS संतृप्ति क्षेत्र में काम किया है.

किसी ने मुझे बता सकते हैं कि यह कैसे की समस्याओं के साथ करना है?

 

[eng_Semi]

उर पहले प्रश्न के लिए:
यू मान सकते हैं कि कम आवृत्तियों पर, सर्किट निकास द्वार परजीवी समाई खुला हो जाएगा, तो यू उत्पादन में C1 नहीं देखेंगे.

लेकिन उच्च आवृत्तियों पर, निकास द्वार समाई कम हो जाएगा सर्किट, तो यू देखने के उत्पादन में C1 होगा.

के बीच में, यू सी 1 और फाटक नाली समाई के बीच एक मेल मिलेगीजोड़ा गया 1 मिनट के बाद:मेरी assupmtion सी 1 के आधार पर <Cgd है

 

[aglow_pig]

में सर्किट, C1> Cgd.but मैं अब भी C1 के उत्पादन में बिल्कुल बराबर capicitance करना चाहते हैं.
उच्च आवृत्ति पर अब के रूप में आपने कहा था (जैसे: 10Mhz), अभी भी shorted C1 है जब C1 Cgd>?
मुझे लगता है कि मैं टोपी के बारे में एक नेटवर्क के रूप में NMOS लेने Res कर सकते हैं समकक्ष cap.but मैं उलझन में हूँ कि मैं खाते में vccs और gds ले caculate.

उर मदद के लिए thx!

 

[montage3000]

पर पिछले वह तटरक्षक पोत और C1 की श्रृंखला है

 

[aglow_pig]

तुम thx, संग्रथित चित्र और eng_semi.
मैं आईसी design.i anlog की शुरुआत कर रहा हूँ अब भी थोड़ा इस समस्या के बारे में उलझन में.

vccs और gds सी 1 और Cgs.so के साथ श्रृंखला हो रहा है सर्किट छोटे संकेत के ठीक नीचे दिखाए चित्र है? अगर मैं नोड ए, बी, सी से 3 समीकरण मिल KCL का प्रयोग और इसे सुलझाने की कोशिश करो, मैं बहुत मुश्किल है पाया है निर्गम प्रतिरोध VO मिल / तुम मुझे दे IO.can कुछ इसे हल करने की सलाह?

बहुत thx!
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