के बाद फिट सिमुलेशन समस्या है, मदद की ज़रूरत

[shalky]

मैं नीचे के रूप में कोड का एक टुकड़ा लिखने verilog उपयोग
कोड:हमेशा @ (posedge CLK)

प्रारंभ करना

Q1 <= पाप;

Q2 <= Q1

अगर (& & Q1 Q2)

Q3 = 1'b1 <;

अन्यथा

अगर (! & & Q1! Q2)

Q3 = 1'b0 <;

Q4 = Q3 <;

अंत

 

[FvM]

क्यों तुम सोचते हो, परिणाम गलत है?आप सेटअप समय का उल्लंघन कर रहे हैं.इस प्रकार का परिणाम हो सकता है या तो '0 'या' '1.यह भी वास्तविक जीवन में होता है.

 

[shalky]

FvM के लिए धन्यवाद!

मैं waveform की एक लंबी अवधि के पेस्ट, नीचे देखें.

अब, वहाँ Q4 में कोई संकेत नहीं है.इतना सब कुछ सर्किट में काम नहीं कर सकता.यह कैसे से निपटने के लिए?
क्षमा करें, लेकिन आप में प्रवेश करने की जरूरत है इस संलग्नक देखें