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surisingh
Guest
हाय, मैं verilog में एक VHDL कोड परिवर्तित कर रहा हूँ. मैं VHDL में एक प्रक्रिया है. इस प्रक्रिया के लिए इनपुट पारित तर्क अलग अलग समय पर अलग चौड़ाई है. उदाहरण के लिए कुछ समय मैं 8 बिट वेक्टर और कुछ समय मैं 16 बिट वेक्टर पारित कर सकते हैं पास कहो. प्रक्रिया के अंदर वे हेरफेर के लिए 'छोड़ दिया और' सही उपयोग कर रहे हैं. मैं जानता हूँ कि कार्य प्रक्रिया के बराबर है. लेकिन हम चर चौड़ाई के साथ एक तर्क पारित नहीं कर सकते हैं. यह नहीं है? कैसे verilog में इस समस्या पर काबू पाने के लिए?