कैसे इस कोड (verilog) को सरल करने के लिए?

[agrey]

प्रिय सब, मैं अलग रीसेट बिट के साथ एक 8 बिट रजिस्टर लिख रहा हूँ. मैं यह पाश अभिव्यक्ति लेकिन डीसी संश्लेषण परिणाम के लिए का उपयोग करके rewite की कोशिश इन दोनों कोड के रूप में ही नहीं है. किसी कृपया मुझे इस पर मदद? बहुत बहुत धन्यवाद. नीचे मेरे rtl कोड है: मॉड्यूल (sw_rst, wr_en, बाहर, डाटा, rst, clk) परीक्षण, इनपुट wr_en; / / वैश्विक रीसेट इनपुट clk;, इनपुट [7:0] sw_rst / सॉफ्टवेयर / / / इनपुट rst सक्षम लिखना इनपुट रीसेट करें [07:00] डेटा, निर्गम [7:0] बाहर, reg [7:0] बाहर, हमेशा (posedge clk या posedge rst) @ [0] बाहर अगर (rst)

 

[dcreddy1980]

[कोड] मॉड्यूल परीक्षण (sw_rst, wr_en, data_out, data_in, rst, clk); wr_en इनपुट; / / वैश्विक रीसेट इनपुट clk;, इनपुट [7:0] sw_rst; / / इनपुट rst सक्षम लिखने के लिए / / सॉफ्टवेयर रीसेट इनपुट [ ] 7:00 data_in, निर्गम [7:0] data_out, तार [7:0] data_out, genvar मैं फ्लॉप flop_inst शुरू (clk (clk के लिए (; i <8 i = 1 मैं मैं = 0) उत्पन्न ) rst (rst), sw_rst (sw_rst ), (wr_en) wr_en, data_in (data_in ), data_out (data_out ));... अंत endgenerate endmodule मॉड्यूल फ्लॉप (sw_rst, wr_en, data_out, data_in, rst, clk); इनपुट wr_en; / / वैश्विक रीसेट इनपुट clk;, इनपुट sw_rst; / / सॉफ्टवेयर रीसेट इनपुट data_in, उत्पादन data_out, reg data_out, हमेशा @ (posedge clk या / लिखने / इनपुट rst सक्षम posedge) rst अगर (rst) data_out

 

[agrey]

Dcreddy1980 महोदय: आपकी मदद धन्यवाद. लेकिन मैं इसे संशोधित करने के लिए डीसी चलाने की जरूरत है. ^ ^ मूल: के लिए (i = 0; 8 <मैं, मैं = 1 मैं) के फ्लॉप flop_inst शुरू ......... संशोधित: flop_name फ्लॉप flop_inst .........: के लिए (i = 0;, 8 <मैं एक मैं मैं =) शुरू