कैसे एक कड़ी बनाने के लिए Verilog में एक तर्क लिखने के लिए?

[r_p_sanna]

हाय, अगर मैं verilog में एक कड़ी बनाने के लिए एक तर्क लिखना है, कैसे मैं इसे करते हैं?

 

[nand_gates]

इसका बहुत सरल ... यहाँ यह [कोड] चला जाता है मॉड्यूल (/ / dout आउटपुट, / / ​​दिन, ले निविष्टियाँ) कुंडी, इनपुट दीन, उत्पादन dout, इनपुट ले, reg / / कुंडी dout सक्षम; हमेशा @ (दिन या ले) यदि (ले == 1'b1) dout = दिन; endmodule / / कुंडी [/ कोड]

 

[r_p_sanna]

धन्यवाद. मैं की तर्ज में सोच रहा था, अगर मैं मामले बयान में डिफ़ॉल्ट नहीं बना कड़ी inferred किया है. वहाँ किसी भी अन्य तरीका है कि एक कड़ी inferred किया जा सकता है?

 

[jjww110]

तीन मामले में: 1. अगर कोई और नहीं 2. संवेदनशील सूची 3 पूरा नहीं है. मामले हालत पूर्ण नहीं है

 

[yuenkit]

हमेशा @ (posedge clk) का उपयोग करने के बजाय का उपयोग कर की कोशिश हमेशा @ (सक्षम) एक कुंडी ट्रिगर घड़ी के अलावा अन्य संकेत द्वारा

 

[linuxluo]

हाय, संवेदनशील नहीं पूरी सूची कुंडी उत्पादन नहीं कर सकते, जब अनुकरण, यह कड़ी की तरह ही व्यवहार करती है, लेकिन synthesize करने के बाद, यह अभी भी संयोजन तर्क है. यह अनुकरण और synthesize करने के बीच एक differece है.

 

[tigerajs]

हाँ, अगर केवल और मामले कुंडी उत्पादन कर सकते हैं

 

[deva_eda]

एक सबसे अच्छा तरीका करने के लिए सुनिश्चित करें कि inferred नहीं कर रहे हैं latches के सभी चेक कि सभी दिए गए ब्लॉक में गणना की जा रही चर बहुत संभव तरीके से मूल्यांकन कर रहे हैं

 

[vijay82]

nand_gates 'मूल कोड के लिए संशोधित किया जाना चाहिए - [कोड] मॉड्यूल (/ / dout आउटपुट, / / ​​दिन, ले निविष्टियाँ) कुंडी, इनपुट दीन, उत्पादन dout, इनपुट ले, reg / / कुंडी dout सक्षम; हमेशा @ (दिन या ले ) यदि (ले == 1'b1) dout