कैसे परिवर्तित करने (: = vhdl में प्रतीक) verilog, मुझे जव&#236

[j4y4nth1]

इस प्रतीक =), था और (उर्फ) VHDL में siganal से क्या मतलब है और कैसे plz मेरी मदद verilog में परिवर्तित करने के लिए और GIV जवाब जैसे ही स्थिति है ............ .............

 

[pini_1]

तुम में और अवरुद्ध है गैर-कोडन शैली अवरुद्ध verilog.पूर्व के लिए आप इस प्रक्रिया में = का उपयोग करें (आमतौर पर एक मिश्रित) और एक <ऑपरेटर = बाद के लिए प्रयोग किया जाता है.तुल्यकालिक प्रक्रिया विवरण के लिए प्रयोग किया जाता है.सब कुछ घड़ी किनारे पर होता है और करता लाइनों, जो नीचे प्रक्रिया में लिखा है ब्लॉक नहीं है.

तुम VHDL में चर का प्रयोग रोकने का वर्णन.एक दर्ज की प्रक्रिया में सिग्नल गैर के रूप में प्रयोग कर रहे हैं-अवरुद्ध.

अधिक उदाहरण हैं:
http://bknpk.no-ip.biz/my_web/MiscellaneousHW/MiscellaneousHW.html