कैसे रजिस्टर में शून्य गिनती के लिए?

[davyzhu]

हाय सब,

[7:0 reg] रजिस्टर; Verilog ()
रजिस्टर डेटा की तरह होता है
[0 0 1 0 0 1 0 1]
और मैं पहले 1 से पहले शून्य की संख्या में जानना चाहता हूँ
(इस उदाहरण में 3 शून्य है).

कैसे एक संयोजन तर्क में यह करने के लिए?

सभी तर्क Verilog में किया जाएगा

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="मुस्कान" border="0" />सादर,
डेवी
पिछले नवम्बर 29 15:44 2005 को davyzhu द्वारा संपादित; में 1 बार संपादित कुल

 

[जैक / ani /]

Undersand! नहीं कर सकते कि तुम क्या कर रहे हैं ठीक करने की कोशिश कर!तुम एलईडी 7 रख सकते हैं तो अपनी एक समानांतर निर्गम पंजी ..... अगर अपने धारावाहिक आप इसे समानांतर पहले में तब्दील की जरूरत है.

 

[echo47]

बस के मामले में यह एक होमवर्क समस्या है, मैं तुम्हें केवल एक संकेत दे दूँगा.तुम एक प्राथमिकता एनकोडर उपयोग कर सकते हैं.

 

[the_penetrator]

"सामान्य" की खोज और "VHDL".आप जानकारी की जरूरत है तुम पाओगे.

इसके अलावा इस कार्यशीलता natively कुछ आधुनिक माइक्रोप्रोसेसरों में समर्थित है.उनके मामले में, इस अभियान: बुलाया "FIND है पहले."

the_penetratorŠ

 

[davyzhu]

नमस्ते,

यह एक साक्षात्कार समस्या है

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="मुस्कान" border="0" />मैं इसे प्राथमिकता एनकोडर में हल किया है.लेकिन सर्किट संतुलित नहीं है.

सभी बेहतरीन,
डेवी

 

[electronrancher]

haha यह एक साक्षात्कार समस्या क्या है?मैं इसे अपने पुराने तर्क कक्षा में एक होमवर्क के रूप में था, के अलावा हमारे काम पहले एक पहले शून्य की संख्या में मिल गया था.मुझे लगता है कि आपके शिक्षक सिर्फ मेरे पुराने होमवर्क औंधा.