कैसे लेआउट

[rambus_ddr]

मैं एक 150mA उत्पादन वर्तमान नियामक डिजाइनिंग हूँ.मैं कैसे कर सकता हूँ लेआउट में बड़े आकार Pmos.मैं tapezoid है
एक मरना, जिनकी नाली और स्रोत रिवर्स.advantge यह जो है.

 

[electronrancher]

अरे, तुम मुझे उलट schematics भेज सकते हैं!मैं हमेशा लोगों तकनीक पीछे में दिलचस्पी रहा हूँ - तुम परतों विपठ्ठन और चित्रों का प्रयोग कर रहे हैं?जबकि क्षेत्र लगातार रख - एक ही क्षेत्र में और अधिक शक्ति अर्थात आपके सवाल का जवाब देना, विद्युत राज्य मंत्री वफ़ल, षट्भुज पसंद है, और साँप के आकार में वृद्धि के डब्ल्यू.

इस वापसी ESD है और snapback - अपने कोनों में मरने वाले तुम नाली पक्ष या मैदान पर जल्दी टूट और बुरे esd प्रदर्शन और जल्दी wearout कारण होगा एकाग्रता ओफ़्सेट जोड़ने
के लिए है इसका मतलब है.150mA ड्राइवर के लिए, मैं बहुत अधिक सामान्य mosfet लेआउट के रूप में सीधे एसडी सलाखों का उपयोग करने के बारे में चिंता नहीं करता.अब 2A चालकों, यह एक अलग कहानी है!

क्या आपकी न्यूनतम लम्बाई है?1um अगर, मैं esd सुरक्षा बढ़ाने के लिए झटका के 1/2um जोड़ था.कम से कम 1um अगर, आप और अधिक झटका जोड़ने की आवश्यकता होगी.

 

[rambus_ddr]

क्षमा करें, मैं खुर्दबीन में मरने लगते हैं.

मैं लेआउट के ESD प्रदर्शन को बढ़ाने के लिए मदद है.क्योंकि Pmos चौड़ाई बहुत बड़ा है, pmos निवेश की वर्तमान घनत्व फिर से उत्पादन की तुलना में बड़ा है.तो नाली इनपुट की चौड़ाई अधिक बड़ा है.वैसे, वहाँ कोई ESD संरक्षण है,
लेकिन दूसरी पिन संरक्षण ESD है.मुझे पता है कि कौन सा बेहतर Pmos ESD प्रदर्शन का एक कारण है.हमारे लंबाई 0.6um है.करने के लिए संपर्क के बीच की दूरी Ithink काफी बड़े cuurent में छोटे vds रखने के लिए छोटे पाली होना चाहिए.मैं अब कैसे करने के लिए लेआउट हमारे PMOS सोच रहा हूँ, मैं आकार रिवर्स लेआउट के साथ, क्योंकि अलग प्रक्रिया अलग होना चाहिए.क्या आकार डिजाइन का सिद्धांत है.जो शेयर हमारे साथ कृपया कोई सलाह है?धन्यवाद!

 

[electronrancher]

haha - मैं इस समस्या के बारे में सोचा ही नहीं!वास्तविक w / एल खोजने
के लिए अजीब लेआउट के कारण trapezoid जब पीछे कठिन है!उस शक्ति राज्य मंत्री .. के लिए एक और अच्छा विचार है

अपने प्रश्न - मूलतः तुम बस पर की गणना करने के लिए अपने प्रक्रिया में एक
150mA स्विच के प्रतिरोध की जरूरत है, का उपयोग करने के लिए और कहा कि इसके बजाय यह अजीब लेआउट पर काम करने की.मुझे लगता है मैं
एक 100mA pmos के रूप में 1200/0.5u गणना लगता है - आपको लगता है कि, तो डब्ल्यू के रूप में 0.6u के लिए आवश्यक वृद्धि पहली कोशिश कर सकते हैं.

पी एस -
क्या तुम
मुझे बस के लिए कुछ तस्वीरें भेजने के लिए योग्य हैं?इतना रैखिक नियामकों मेरे प्रतिद्वंद्वी नहीं हैं
मैं ऐसा DC-DC - यह एक सब तुम्हारा है!मैं तो बस कुछ अन्य पीछे तकनीकों
को देखने के लिए चाहूँगा

 

[rambus_ddr]

आपके उत्तर के लिए धन्यवाद.

चूंकि PMOS कम छोड़ने वालों की नियामक के लिए आवेदन किया है, Vds बहुत (लगभग 0.2V कम उत्पादन वर्तमान 150mA में) आवश्यक है.तो PMOS की चौड़ाई 1200 की तुलना में बड़ा है.मैं 12000um/0.6um का उपयोग करें.मेरी मुख्य समस्या
कैसे निकास (या स्रोत की चौड़ाई डिजाइन करने के लिए) teminal इनपुट और
आउटपुट टर्मिनल पर, और निकास (स्रोत) ध्रुवीय करने के लिए संपर्क के बीच की दूरी है.एक बार फिर धन्यवाद!

 

[electronrancher]

0.6um pmos
के लिए,
मैं द्वार और नों के बीच 1um झटका के बारे में डाल
देंगे / esd नुकसान को रोकने के लिए घ से संपर्क करें, यह 2kV पास कम से कम करना चाहिए.

इतना 12000 * 2.6u => 31ku ^ 2.या कहीं आसपास 47 वर्ग mils.बहुत बुरा नहीं है.मैं दोनों नों पर झटका सुझाव / घ पक्षों क्योंकि आपके डिवाइस दोनों तरफ से esd zaps विरोध करना होगा.

 

[omsi]

नमस्ते,
जब लेआउट कि कैसे PMOS 150mA का दर्ज़ा होने के लेआउट करना
यू के बारे में बात करते हैं, यू के निकास और स्रोत के बारे में और क्षेत्रों का ख्याल रखना होगा कितना धातु चौड़ाई U बनाए रखने.

इसलिए,
वर्तमान रेटिंग के अनुसार उचित धातु चौड़ाई बनाए रखना.और भी कम क्षेत्र में अधिक वर्तमान दर्ज़ा के लेआउट कर सकते हैं और भी प्रतिरोध को कम कर सकते हैं और अधिक विअस U maintaing द्वारा समानांतर यू में और धातुओं का उपयोग करके.न अधिक क्षेत्र लो
और अधिक धातु चौड़ाई के साथ उन्हें कनेक्ट अधिक विअस रखकर
एस के लिए न्यूनतम dimen / डी क्षेत्रों बनाए.