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Guest
एक std_logic_vector संकेत के सभी बिट? डिजाइन VHDL में है. फ़ाइल वीसीडी. Modelsim द्वारा उत्पन्न किया गया था. जब वीसीडी लहर दर्शक का उपयोग करने के लिए. वीसीडी फ़ाइल को देखने, यह केवल 0 std_logic_vector सभी संकेतों के बिट प्रदर्शित कर सकते हैं. समस्या क्या है? इस पर कोई विचार? शुक्रिया