कैसे ModelSim एसई 5.7 के लिए netlist ने एसडीएफ & VHDL बनाने

[Goodman]

कैसे Xilinx ISE5.1i में ModelSim एसई 5.7X के लिए netlist ने एसडीएफ & VHDL बनाने के लिए?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="रो रही है या बहुत दुख की बात है" border="0" />कौन मुझे सिखा सकता है?
यदि आप, कृपया मुझे बताओ कुछ जानकारी डॉक्टर है!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="बहुत खुश" border="0" />एक अच्छा दिन है!<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="बहुत खुश" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="बहुत खुश" border="0" />

 

[ओह्ह]

उसके बाद आप उस जगह और Xilinx ISE मार्ग में कदम प्रदर्शन किया है, तुम
एक netlist और एसडीएफ ModelSim XE के साथ समय अनुकार के लिए फाइल उत्पन्न कर सकते हैं.यह आसानी से डबल बाँयी ओर इसी मेनू पर क्लिक करके किया जा सकता है.इस मैनुअल Xilinx द्वारा भी है कि यह कैसे करना वर्णन प्रदान की.

 

[simon2kk]

Xilinx ISE 5.1i, दोहरी
उत्पन्न पोस्ट 'पर क्लिक करें-जगह & मार्ग अनुकार मॉडल "में.यह एसडीएफ और Modelsim के लिए vhdl पैदा करेंगे.

simon2kk

 

[Goodman]

मैं, मैं एसडीएफ और netlist बनाया
एक नया problem.when है लेकिन कैसे बनाने
के लिएModelsim एसई के लिए SpartanII FPGA के पुस्तकालय.

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="हंस" border="0" />मैं
@ ltera FPGA के एक पुस्तकालय
बना सकते हैं, लेकिन मैं ModelSim एसई के लिए Xilinx FPGA पुस्तकालय
का प्रवाह नहीं पता है.
अगर किसी को SpartanII पुस्तकालय, Plz मेरी मदद बनाने के लिए एक आसान तरीका है

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="एक्सक्लेमेशन" border="0" />thx!

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[ओह्ह]

यदि आप ModelSim Xilinx संस्करण
का उपयोग नहीं
करते हैं,
तो आप
एक लाइब्रेरी जो कि बाद
पी एंड आर समय अनुकार प्रदर्शन करने की आवश्यकता है simprim बुलाया होगा.

 

[arena_yang]

आमतौर पर, सभी FPGA विक्रेताओं 'एकीकृत विकास enviorement सभी स्वतः
एक *. एसडीएफ फ़ाइल और उत्पन्न होगा एक *. जो विशिष्ट FPGA डिवाइस जानकारी है और इस बार देरी जानकारी
आदि शामिल हैं vhd फ़ाइल नया.vhd

ISE5.1/2i में, जैसे एक फाइल mydesign_ timesim पैदा करेंगे.
Vhd

तो अगर हम
पोस्ट करना चाहते हैं एक डिजाइन अनुकरण, हम केवल * और Modelsim में testbench फ़ाइलें timesim.vhd जोड़ने की जरूरत चाहिए.

और बेशक, हम Modelsim
में, ISE5.1i/2i में, निर्देशिका में \ बिन
\ NT, "compxlib रन मदद", तुम कैसे Modelsim में डिवाइस lib संकलन करने के लिए मिलेगा जाने की युक्ति पुस्तकालय जानकारी जोड़ना चाहिए.

BTW: किसी को कैसे Modelsim में ltera युक्ति lib @ संकलन करने के लिए पता है?

 

[kil]

हाय सब,

(*. एसडीएफ और *. vho) तो क्या समय के testbench का उपयोग करने के लिए अनुकरण के लिए क्या कदम उठाएँ पद जगह और मार्ग timingfiles पैदा होने के बाद.मुझे लगता है मैं अनुकार purpsoe के लिए जो लिखा है, testbench करने के लिए पोस्ट पी
एंड आर समय अनुकार के लिए testbench में
किसी भी संशोधन को बदलने की जरूरत है.सादर
kil

 

[deepakagarwal]

नहीं तुम dont पद के लिए बराबर ..... अपने परीक्षण बेंच को संशोधित करने के लिए ही फोन किया है. मॉडल सिम .... आप सहायता मेनू में पा सकते हैं प्रक्रिया में एसडीएफ फ़ाइल ...coz यह तुम्हारा संस्करण पर निर्भर करता है .... अगर आप
r इस .... करने के बाद किसी भी समस्या का सामना मुझे जानते हैं

 

[FLEXcertifydll]

यू "" उत्पन्न बाद जगह
& मार्ग अनुकार मॉडल ने एसडीएफ और netlist फ़ाइल अपरोक्ष उत्पन्न कर सकते हैं.
और यू के बाद ISE में अनुकार पुस्तकालय निर्देशिका स्थापित मिल सकता है.

 

[राडोण]

मैं एक का सामना करना पड़ रहा है बल्कि एक अजीब समस्या है.
मैं अपने डिजाइन
xilinx virtex
4 के लिए लक्षित पद के लिए जगह और मार्ग अनुकरण करना चाहता हूँ.
मैं, मैं पद जगह और मार्ग मॉडल (_timesim.v) और एसडीएफ जनित है ISE 10,1 का उपयोग कर रहा हूँ.
मैं भी simprim पुस्तकालय modelsim 6.1d लिए ISE का उपयोग करते हुए उत्पन्न किया है.
हालांकि संकलन, इस मॉड्यूल (, uut testbench और glbl) किसी भी त्रुटि के बिना संकलित कर रहे हैं.इसके अलावा, इस मॉड्यूल के पुस्तकालय फ़ाइल 'में' simprims_ver_source.v परिभाषित भी सफलतापूर्वक संकलित हैं.
लेकिन जब मैं अपने शीर्ष मॉड्यूल लोड करने के लिए है, तो मैं
एक बहुत ही अजीब त्रुटि मिल कोशिश:
** घातक: (vsim-3365) सी: / Modeltech_6.1d/examples/gentest_timesim.v (27,344): बहुत सारे बंदरगाह कनेक्शन., 5 अपेक्षित 14 मिली.
मैं लाइन संख्या 27344 देखा है, यह पसंद है:
X_LUT4 # (
. Init (16'h32C8),
. नियंत्रण रेखा ( "SLICE_X36Y141"))
\ r1/module_ktorpvc/lula/m2/eindxdash <2> 6811 (
. ADR0 (\ r1/module_ktorpvc/lula/m1/c4 [13]),
. ADR1 (\ r1/module_ktorpvc/la/rr1/endm_7673),
. ADR2 (\ r1/module_ktorpvc/c),
. ADR3 (\ r1/module_ktorpvc/two_7672),
. हे (\ r1/module_ktorpvc/lula/m2/eindxdash <2> 681)
);
जैसा कि स्पष्ट है, उपरोक्त इंस्टेन्सिएशन केवल 5 बंदरगाहों के लिए भी X_LUT4 परिभाषा 5 बंदरगाहों है कहा है.मैं क्यों मैं त्रुटि "बहुत सारे बंदरगाह कनेक्शन हो रही
है समझ में नहीं आ रहा. 5 अपेक्षित, 14 मिली."
मैं इस की वजह से आगे नहीं कर पा रहा हूँ.
कृपया मदद