कैसे PLL के loopwidth अनुकरण?

[icsoul]

व्यवहार के स्तर या ट्रांजिस्टर के स्तर में.धन्यवाद! ~

 

[LvW]

नमस्ते,

एक सरल तरीके
के रूप में (और एक कठिन है लेकिन अच्छे) तुम रैखिक PLL modell के हस्तांतरण समारोह अनुकरण कर सकते हैं अनुमान (जो चरण आदानों के लिए ही लागू होता है / बंद हालत और छोटे चरण वहन में outputs).
फिर, (एक तरफा) Bandwidth कम या ज्यादा की पोल resp के बराबर है.जो मुख्यत पाश फिल्टर और डीसी पाश लाभ से निर्धारित होता है फन्दे की प्राकृतिक आवृत्ति.(फ़ार्मुले भी प्रासंगिक पाठ्यपुस्तकों में) उपलब्ध हैं.

 

[icsoul]

हाय, LvW

ट्रांजिस्टर के स्तर के बारे में क्या?

 

[jecyhale]

icsoul लिखा है:

व्यवहार के स्तर या ट्रांजिस्टर के स्तर में.धन्यवाद! ~

 

[LvW]

हाय icsoul,

एक वैकल्पिक ट्रांजिस्टर स्तर पर अनुकार द्वारा पाश BW के लिए
एक मूल्य खोजने की आवृत्ति मॉडुलन का उपयोग करने के लिए है.
अधिकांश सिम्युलेटरों एफएम के साथ एक संकेत स्रोत प्रदान करते हैं.
तुम (जो) के demodulated संकेत शामिल चाहिए आवृत्ति विचलन के एफएम प्रक्रिया द्वारा कदम से धीरे धीरे कदम और VCO नियंत्रण संकेत नजर कारण वृद्धि करनी चाहिए.
जब आवृत्ति विचलन के demodulated संकेत बैंडविड्थ फन्दे तक पहुँच उसके आयाम बदलने के लिए शुरू होता है.
LvW

 

[rfsystem]

क्योंकि पाश बैंडविड्थ एक एसी परिभाषा और बुनियादी PLL आपरेशन समय असतत, मूल्य खास विशेषता यह है कि PFD मूल्यों में अंतर चरण बदलने के साथ सतत है.

तो तुम पाश का विश्लेषण को अलग करने के लिए है:

1.निर्धारित की KVCO, दो अलग अलग VCO voltages पर VCO अनुकरण
2.निर्धारित की KCHP, बस स्पंद वर्तमान स्तर है

3.अनुकरण हस्तांतरण समारोह

ChargePumpCurrent -> VCOVoltage

3 प्लॉट के हस्तांतरण समारोह.और (KVCO जोड़ने / s) * KCHP / पैमाने पर एक कारक
के रूप में (2 * बगुलाभगत * div).

कहाँ पाश लाभ के 0dB मारा BW है.

 

[icsoul]

rfsystem लिखा है:

क्योंकि पाश बैंडविड्थ एक एसी परिभाषा और बुनियादी PLL आपरेशन समय असतत, मूल्य खास विशेषता यह है कि PFD मूल्यों में अंतर चरण बदलने के साथ सतत है.तो तुम पाश का विश्लेषण को अलग करने के लिए है:1.
निर्धारित की KVCO, दो अलग अलग VCO voltages पर VCO अनुकरण

2.
निर्धारित की KCHP, बस स्पंद वर्तमान स्तर है3.
अनुकरण हस्तांतरण समारोहChargePumpCurrent -> VCOVoltage3 प्लॉट के हस्तांतरण समारोह.
और (KVCO जोड़ने / s) * KCHP / पैमाने पर एक कारक के रूप में (2 * बगुलाभगत * div).कहाँ पाश लाभ के 0dB मारा BW है.

 

[LvW]

उद्धरण: पर मैं अपने तरीके से काम नहीं होगा.
तुम अपने तरीके से कभी साथ पाश बैंडविड्थ मिला?बेशक, मैं इस पद्धति का उपयोग कर BW गया, अन्यथा मैं यह प्रस्ताव would'nt.उद्धरण: मेरी समझ के अनुसार, एसी विश्लेषण विशेष आपरेशन बिंदु सामने है.
लेकिन मैं PLL को सुनिश्चित करने के लिए एक सही आपरेशन बिंदु नहीं दे सकता, जब एसी विश्लेषण किया जाता है बंद है.मैं
एक एसी विश्लेषण का उल्लेख नहीं किया, बजाय इसे समय
बनाम एक शुद्ध अनुकार है.
......

Rfsystem करने के लिए टिप्पणी: ..... और बुनियादी PLL आपरेशन समय असतत.
......

मैं क्यों बुनियादी PLL आपरेशन समय असतत होना चाहिए समझ में नहीं आता.हमने बात की थी बारे में डिजिटल PLL है???

 

[icsoul]

LvW लिखा है:उद्धरण: पर मैं अपने तरीके से काम नहीं होगा.तुम अपने तरीके से कभी साथ पाश बैंडविड्थ मिला?बेशक, मैं इस पद्धति का उपयोग कर BW गया, अन्यथा मैं यह प्रस्ताव would'nt.उद्धरण: मेरी समझ के अनुसार, एसी विश्लेषण विशेष आपरेशन बिंदु सामने है.लेकिन मैं PLL को सुनिश्चित करने के लिए एक सही आपरेशन बिंदु नहीं दे सकता, जब एसी विश्लेषण किया जाता है बंद है.मैं एक एसी विश्लेषण का उल्लेख नहीं किया, बजाय इसे समय बनाम एक शुद्ध अनुकार है.

 

[LvW]

जैसा कि मैंने में यह उल्लेख किया है मेरा जवाब 9 मई:
..

कदम .... .. द्वारा आवृत्ति विचलन कदम बढ़ाएँ

बेशक, आप उचित मूल्यों पर शुरू होना चाहिए.

उपयोग वैसे:
PD की तरह है जो तुम करते हो?

 

[icsoul]

LvW लिखा है:

जैसा कि मैंने में यह उल्लेख किया है मेरा जवाब 9 मई:..
कदम .... .. द्वारा आवृत्ति विचलन कदम बढ़ाएँबेशक, आप उचित मूल्यों पर शुरू होना चाहिए.उपयोग वैसे: PD की तरह है जो तुम करते हो?

 

[LvW]

नमस्ते ICSOUL,
.

बेशक, आप पाश खोजने के लिए BW भी एक एसी विश्लेषण का उपयोग करने की कोशिश कर सकते हैं.

हालांकि, अपने PLL के सभी ब्लाकों से पहले linearized होना चाहिए इस मामले में.condition and for input/output signals which are phases.की तुलना में, यह बंद ही
शर्त के लिए
और निवेश के लिए धारण / चरणों रहे हैं, जो उत्पादन का संकेत है.आम तौर पर, यह एक समस्या नहीं है - जहाँ तक मुझे पता है - सभी इकाइयों के लिए, PD छोड़कर.

यदि आपने एक गुणक सरल यह रेखीय मॉडल में एक सरल योजक द्वारा बदल दिया है PD.लेकिन मैं linearized मॉडल के प्रभारी पंप के लिए क्या है पता नहीं है.

तुम एक रेखीय प्रभारी पंप मॉडल
चरण आदानों के संबंध में है?

LvW

 

[rillyxue]

आप लॉक के अनुकार चला सकते हैं या pll का समय निर्धारित करने, और ताला समय से पाश फ़िल्टर बैंडविड्थ गणना.

 

[icsoul]

LvW लिखा है:

नमस्ते ICSOUL,of course, you can try to find the loop BW also using an ac analysis
.
हालांकि, अपने PLL के सभी ब्लाकों से पहले linearized होना चाहिए इस मामले में.

condition and for input/output signals which are phases.

की तुलना में, यह बंद ही
शर्त के लिए
और निवेश के लिए धारण / चरणों रहे हैं, जो उत्पादन का संकेत है.आम तौर पर, यह एक समस्या नहीं है - जहाँ तक मुझे पता है - सभी इकाइयों के लिए, PD छोड़कर.यदि आपने एक गुणक सरल यह रेखीय मॉडल में एक सरल योजक द्वारा बदल दिया है PD.
लेकिन मैं linearized मॉडल के प्रभारी पंप के लिए क्या है पता नहीं है.तुम एक रेखीय प्रभारी पंप मॉडल चरण आदानों के संबंध में है?LvW

 

[LvW]

उद्धरण: मैं PLL के लिए एसी विश्लेषण करते हैं, लेकिन एक त्रुटि परिणाम मिल

रहा है.
मैं वजह यह है कि pll प्रणाली ताला राज्य में जब

एसी विश्लेषण किया है किया जाना चाहिए है.
लेकिन मैं यह कैसे राज्य (ट्रांजिस्टर स्तर) के लिए नहीं पता है.
इस PD तुम्हारे मामले (में: वाणिज्यिक पत्र) से एक एसी विश्लेषण उचित परिणाम के लिए नेतृत्व नहीं कर सकते एक nonlinear डिवाइस है.
का सबसे अच्छा तरीका रैखिक ब्लॉकों के साथ PLL का एक मॉडल तैयार करना है.

एक रेखीय मॉडल एक गुणक प्रकार चरण डिटेक्तार के लिए दिखाया गया है संलग्न चित्र में.
क्षमा करें, लेकिन आप में इस लगाव को देखने के लिए प्रवेश की आवश्यकता

 

[icsoul]

LvW:

तुम बहुत, धन्यवाद मददगार हैं!!

<img src="images/smiles/icon_smile.gif" alt="मुस्कान" border="0" />मैं हमेशा ट्रांजिस्टर स्तर में PLL simulatie करना चाहता हूँ.

तुम यह आरोप पंप PLL के लिए व्यावहारिक लगता है?