कैसे Verilog का उपयोग करने के लिए एक VHDL इकाई instantiating?

[fcc124]

हाय सब, मैं Verilog का उपयोग सामान्य पैरामीटर के साथ एक VHDL इकाई इन्स्तांत के बारे में एक सवाल है. VHDL इकाई: xxx इकाई सामान्य है (क, ख: पूर्णांक); बंदरगाह (... मैं दो विधि का उपयोग Verilog में इस VHDL इकाई इन्स्तांत 1) genvar मैं, जम्मू, (i = 1 के लिए उत्पन्न; मैं <n; मैं = i +1) प्रारंभ करना: के लिए (j = 1; j <एम j = 1 ञ) शुरू: xxx # ((एक मैं), ख (ञ)) (xxx_inst), 2) genvar मैं, जम्मू उत्पन्न; के लिए (i = 1;, मैं एन <= मैं मैं एक) शुरू: के लिए (जम्मू = 1; जम्मू एम <; j = 1 ञ) शुरू: xxx # (i, j) (xxx_inst); ncverilog के साथ अनुकार में समस्या: पहली विधि में, पैरामीटर मैं के मूल्य नहीं मिलता है, करता है, लेकिन ख जे के मूल्य हो जाता है हालांकि, दूसरी विधि में, पैरामीटर मैं का मूल्य हो जाता है, लेकिन ख जे के मूल्य नहीं मिलता है मुझे कारण पता नहीं है. क्या किसी को पता है कैसे Verilog में सामान्य पैरामीटर के साथ एक VHDL इकाई इन्स्तांत को सही ढंग से? धन्यवाद!

 

[Umair_ali]

मुझे लगता है कि एक VHDL इकाई verilog डिजाइन में instantiated किया जा सकता है है न ... मैं एक बार एक VHDL डिजाइन का उपयोग verilog testbench परीक्षण करने की कोशिश और के लिए भी यह संकलन करने में विफल रहा है ....

 

[fcc124]

[बोली = Umair_ali] मुझे नहीं लगता है कि एक VHDL इकाई verilog डिजाइन में instantiated किया जा सकता है है ... मैं एक बार एक VHDL डिजाइन का उपयोग verilog testbench परीक्षण करने की कोशिश और के लिए भी यह ....[/ बोली संकलन करने में विफल रहा है] मुझे यकीन है कि NCVerilog समर्थन Verilog और VHDL मिश्रित डिजाइन. वैसे भी, अभी भी आपके उत्तर के लिए धन्यवाद.

 

[Umair_ali]

एक और बात ... मैं NCVerilog के बारे में पता नहीं है ....