क्या संधारित्र के प्रकार मैं क्रम देरी पैदा करने के लिए उपयोग करना चाहिए

A

Analog_starter

Guest
हाय सब, क्या तुम प्रकार संधारित्र उत्पन्न क्रम deassertion देरी, राज्यमंत्री या एमआईएम के लिए उपयोग करते हैं? यदि उपयोग NMOS टोपी (बस 10umX10um एम = 50 NMOS डिवाइस), मैंने पाया यह अनुकरण द्वारा VDD और बस के आसपास 500mV शुल्क नहीं लिया जा सकता है. तो तुलनित्र और समारोह में त्रुटि की पांचवीं तक नहीं पहुँच सकते. NMOS टोपी ऐसी विशेषता क्यों और कैसे इस समस्या को हल करने के लिए? धन्यवाद और सादर Analog_starter
 
मैं इस अनुप्रयोग, या अपने क्रम सर्किट के लिए अभिन्न circuirt का उपयोग करने के लिए सुझाव है, लेकिन सीधे capacitors के उपयोग है एक बहुत अच्छा विचार नहीं है, कई बार मैं बिल्कुल क्रम या केवल संधारित्र के साथ रीसेट schem के साथ एक समस्या थी. मैक्सिम - Dalas एक अच्छा चिप, तिवारी भी है.
 
हाय Tohu, आप अपने उत्तर के लिए धन्यवाद. दरअसल मैं क्रम एकीकृत circuirt डिजाइन कर रहा हूँ. और संधारित्र पर चिप के लिए प्रयोग किया जाता है. Analog_starter
 
[बोली] क्रम deassertion देरी उत्पन्न [/ उद्धरण] आमतौर पर, मैं छोटी देरी का उपयोग करेगा (जैसे 0.5us ~ 1us) सेल, और फिर झरना कई इकाई के लिए एक बड़े देरी फार्म कोशिकाओं.
 
हाय Btrend, आपके उत्तर के लिए धन्यवाद. क्या आप मुझे छोटे देरी सेल के विस्तार संरचना दिखाने? और कैसे करने के लिए उन्हें एक बड़ी देरी करने के लिए झरना? क्यों नहीं NMOS या एमआईएम संधारित्र का उपयोग करें? कोई कमी है? धन्यवाद और सादर Analog_starter
 
1. देरी सेल सिर्फ 2 inverters और उनके बीच एक राज्यमंत्री टोपी से बना है, दो पलटनेवाला के एक कमजोर प्रकार है, और अन्य मध्यम प्रकार है. यू यह VCC, tempearture, कोने के खिलाफ अनुकरण के लिए एक इष्टतम डब्ल्यू / एल बनाम देरी समय मिल था. 2. ऊपर के बारे में बात करने में, मुझे लगता है कि यू पहले से ही एक क्रम संकेत था, और सभी यू के लिए करना चाहते हैं यह देरी जब तक VCC तैयार है. लेकिन उर वर्णन से, यह लगता है कि u कुछ संदर्भ के साथ क्रम तुलना करेंगे? 3. यदि संभव हो तो, उर योजनाबद्ध या विचार के बाद.
 
हाय Btrend, ज़रूर! वास्तव में मेरी संरचना है अंबरीष पोस्ट पीछा किया. मैं कोई क्रम संकेत है और बस तुलनित्र के प्रभारी संधारित्र देरी का उपयोग करने के लिए यह उत्पन्न. 21 फ़रवरी 2005 10:37 पुन: रीसेट पर पावर --------------------------------------- ----------------------------------------- मैं कहूँ कि मैं क्या इस्तेमाल किया है. 1. एक रोकनेवाला devider. प्रतिरोधों के एक समायोज्य किया जाना चाहिए. 2. एक 3 बीजीआर. आंतरिक hystersis के साथ एक तुलनित्र. के साथ एक इनपुट frpm BGR और रोकनेवाला devider से दूसरे. 4. मान लें बीजीआर नकारात्मक इनपुट और रोकनेवाला devider सकारात्मक इनपुट है. जब इसकी आपूर्ति सकारात्मक दहलीज हिट, तुलनित्र उत्पादन उच्च जाता है. 5. इस उत्पादन में एक स्विच है कि एक संधारित्र के लिए एक मौजूदा स्रोत जोड़ता के लिए चला जाता है. 6. संधारित्र एक स्विच जो पहले तुलनित्र उत्पादन द्वारा नियंत्रित है द्वारा भूमि पर shorted है. 7. संधारित्र के आरोप लगाते देरी समय निर्धारित करता है. 8. Anaother तुलनित्र संधारित्र और BGR के उत्पादन में फ़ीड. एक बार बीजीआर वोल्टेज से परे टोपी शुल्क क्रम deasserted है.
 
हाय सब, क्या तुम प्रकार संधारित्र उत्पन्न क्रम deassertion देरी, राज्यमंत्री या एमआईएम के लिए उपयोग करते हैं? यदि उपयोग NMOS टोपी (बस 10umX10um एम = 50 NMOS डिवाइस), मैंने पाया यह अनुकरण द्वारा VDD और बस के आसपास 500mV शुल्क नहीं लिया जा सकता है. तो तुलनित्र और समारोह में त्रुटि की पांचवीं तक नहीं पहुँच सकते. NMOS टोपी ऐसी विशेषता क्यों और कैसे इस समस्या को हल करने के लिए? धन्यवाद और सादर Analog_starter
 
मैं इस अनुप्रयोग, या अपने क्रम सर्किट के लिए अभिन्न circuirt का उपयोग करने के लिए सुझाव है, लेकिन सीधे capacitors के उपयोग है एक बहुत अच्छा विचार नहीं है, कई बार मैं बिल्कुल क्रम या केवल संधारित्र के साथ रीसेट schem के साथ एक समस्या थी. मैक्सिम - Dalas एक अच्छा चिप, तिवारी भी है.
 
हाय Tohu, आप अपने उत्तर के लिए धन्यवाद. दरअसल मैं क्रम एकीकृत circuirt डिजाइन कर रहा हूँ. और संधारित्र पर चिप के लिए प्रयोग किया जाता है. Analog_starter
 
[बोली] क्रम deassertion देरी उत्पन्न [/ उद्धरण] आमतौर पर, मैं छोटी देरी का उपयोग करेगा (जैसे 0.5us ~ 1us) सेल, और फिर झरना कई इकाई के लिए एक बड़े देरी फार्म कोशिकाओं.
 
हाय Btrend, आपके उत्तर के लिए धन्यवाद. क्या आप मुझे छोटे देरी सेल के विस्तार संरचना दिखाने? और कैसे करने के लिए उन्हें एक बड़ी देरी करने के लिए झरना? क्यों नहीं NMOS या एमआईएम संधारित्र का उपयोग करें? कोई कमी है? धन्यवाद और सादर Analog_starter
 
1. देरी सेल सिर्फ 2 inverters और उनके बीच एक राज्यमंत्री टोपी से बना है, दो पलटनेवाला के एक कमजोर प्रकार है, और अन्य मध्यम प्रकार है. यू यह VCC, tempearture, कोने के खिलाफ अनुकरण के लिए एक इष्टतम डब्ल्यू / एल बनाम देरी समय मिल था. 2. ऊपर के बारे में बात करने में, मुझे लगता है कि यू पहले से ही एक क्रम संकेत था, और सभी यू के लिए करना चाहते हैं यह देरी जब तक VCC तैयार है. लेकिन उर वर्णन से, यह लगता है कि u कुछ संदर्भ के साथ क्रम तुलना करेंगे? 3. यदि संभव हो तो, उर योजनाबद्ध या विचार के बाद.
 
हाय Btrend, ज़रूर! वास्तव में मेरी संरचना है अंबरीष पोस्ट पीछा किया. मैं कोई क्रम संकेत है और बस तुलनित्र के प्रभारी संधारित्र देरी का उपयोग करने के लिए यह उत्पन्न. 21 फ़रवरी 2005 10:37 पुन: रीसेट पर पावर --------------------------------------- ----------------------------------------- मैं कहूँ कि मैं क्या इस्तेमाल किया है. 1. एक रोकनेवाला devider. प्रतिरोधों के एक समायोज्य किया जाना चाहिए. 2. एक 3 बीजीआर. आंतरिक hystersis के साथ एक तुलनित्र. के साथ एक इनपुट frpm BGR और रोकनेवाला devider से दूसरे. 4. मान लें बीजीआर नकारात्मक इनपुट और रोकनेवाला devider सकारात्मक इनपुट है. जब इसकी आपूर्ति सकारात्मक दहलीज हिट, तुलनित्र उत्पादन उच्च जाता है. 5. इस उत्पादन में एक स्विच है कि एक संधारित्र के लिए एक मौजूदा स्रोत जोड़ता के लिए चला जाता है. 6. संधारित्र एक स्विच जो पहले तुलनित्र उत्पादन द्वारा नियंत्रित है द्वारा भूमि पर shorted है. 7. संधारित्र के आरोप लगाते देरी समय निर्धारित करता है. 8. Anaother तुलनित्र संधारित्र और BGR के उत्पादन में फ़ीड. एक बार बीजीआर वोल्टेज से परे टोपी शुल्क क्रम deasserted है.
 
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