क्या सत्यापन अभियंता रहा है?

[hgby2209]

मैं एक छोटे से आईसी डिजाइन घर में काम कर रहा हूँ.वहाँ मेरी कंपनी में कोई सत्यापन इंजीनियर हैं.तो, मुझे पता है कि सत्यापन अभियंता कर रही है.

 

[eda_wiz]

सत्यापन डिजाइन veriying की प्रक्रिया है.Conventionallly verilog के साथ किया / vhdl testbenches.

Testbenches परीक्षण के अंतर्गत डिजाइन testvectors भेजने और परिणाम की उम्मीद के साथ परिणाम की तुलना करें.अब ई की तरह सत्यापन भाषाओं, वेरा करते थे क्योंकि वे ज्यादा ताकतवर हैं ...

सत्यापन इंजीनियर भी tes मामलों लिखते हैं, परीक्षण वातावरण विकसित करने, आदि debugging.

मैं उर कंपनी लगता भी वही कर रहा हूँ
पिछले 06 Apr 2006 15:13 पर eda_wiz द्वारा संपादित; में 1 बार संपादित कुल

 

[SkyHigh]

hgby2209,

मुझे आशा है की आप एक fabless आईसी डिजाइन घर में काम कर रहे हैं कि ASIC VHDL प्रयोग डिजाइन / Verilog और Synopsys के उपयोग के साथ ही संबंधित है.

बहुत आपकी कंपनी में संभावना नहीं, ताल या Mentor के प्रयोग के ASIC डिजाइन लेआउट के लिए ग्राफिक्स के साथ शायद.

VHDL का प्रयोग / Verilog testbenches को कार्यक्षमता के लिए एक डिजाइन मान्य है.-कड़ाई से बोल रहा हूँ, यह सत्यापन या औपचारिक सत्यापन का एक रूप नहीं है.

1 सत्यापन के बाद संश्लेषण डिजाइन के उत्पादन netlist सत्यापित करने के लिए किया जाता है सत्यापन मॉडल और तुल्यता जाँच ऐसे Synopsys के रूप में संश्लेषण उपकरण में निर्मित एल्गोरिदम का उपयोग कर के माध्यम से उच्च स्तर के विवरण या RTL डिजाइन comforms.यह स्टेटिक समय विश्लेषण का हिस्सा है अगर डिजाइन कार्य ठीक से संकलन को सत्यापित करने के बाद, के बाद से सबसे ASIC डिजाइन आईपी सेल पुस्तकालयों का उपयोग शामिल (पुन: प्रयोज्य कोशिकाओं अतिरिक्त देरी जोड़) स्थिर समय को प्रभावित करते हैं.

2 सत्यापन या बाद लेआउट या जाँच के बाद लेआउट सिमुलेशन या बाद लेआउट सत्यापन के बाद के बाद किया-लेआउट है.इस DRC पहले किया निकासी की आवश्यकता है.यदि डिजाइन 2 सत्यापन गुजरता है, अपने ASIC डिजाइन 100% गारंटी काम जब सिलिकॉन पर निर्मित है.

आप अपने परीक्षण उत्पन्न कर सकता है जाँच के बाद ATPG प्रयोग बेंच.इन testbenches हैं जिन्हें आप अपने VHDL के साथ लिख सकते हैं / वाले Verilog से ज्यादा गलती कवरेज प्रदान करते हैं.

तो-3 सत्यापन कहा जाता है या मरो चिप परीक्षण.इस परीक्षण के प्रयोग के पक्ष है, आमतौर पर ATPG द्वारा उत्पन्न की आवश्यकता है, और कुछ ASIC डिजाइन की जटिलता के आधार पर समय के लिए चिप चलाते हैं.

 

[थॉमसन]

वर्तमान में वहाँ दो मूल के एक प्रणाली के डिजाइन: डिजाइनर और सत्यापन इंजीनियर पूरा सहयोग समूहों रहे हो!

पर RTL स्तर के सत्यापन का काम manily desigen इंजीनियर द्वारा किया जाता है.एक साथ सत्यापन engieer मॉड्यूल अंतरफलक कल्पना और व्यवस्था युक्ति उप सिस्टम और सिस्टम testbench निर्माण के लिए व्याख्या हो सकती है.देखने के इस दृष्टिकोण से, verifcation इंजीनियर अधिक के लिए जिम्मेदार है लीवर सत्यापन नौकरियों ताकि तक implmentation समय समय की गति.बेशक, इस योजना के ऊपर, नीचे के odinary सत्यापन प्रक्रिया के अनुसार specfied है.और ऊपर से नीचे सत्यापन इंजीनियर के लिए समान है.

प्रणाली लागू करने के दौरान, कुछ सह डिजाइन कल्पना की व्याख्या और व्यवस्था विभाजन सक्रिय हो जाएगा.और डिजाइन कल्पना के बारे में अक्सर चर्चा से पहले आवश्यक है.एक बार परीक्षण सुविधाओं के सभी प्रणाली के बारे में सूचीबद्ध किया गया है, तो डिजाइनर और सत्यापन इंजीनियर आगे अपने अपने काम के साथ जा सकते हैं.अंततः सत्यापन enginner मॉड्यूल के एकीकरण और पूरी प्रणाली को सत्यापित करेंगे.इस प्रक्रिया के दौरान, सूचीबद्ध सुविधाओं के बारे में एक परीक्षण के मामलों की बहुत निर्देश परीक्षण प्रक्रिया व्यायाम लिखा जाएगा.वर्तमान में सत्यापन eda युग में तदर्थ विषय है, और तुम-कला सत्यापन पद्धति के राज्य के विषय में उपयोगी जानकारी के एक बहुत खोज सकते हैं.

 

[AlexWan]

Verificaiton है इंजीनियर काम कल्पना और डिजाइन के बीच स्थिरता सुनिश्चित करने के.

विभिन्न चरणों में, verificaiton इंजीनियरों अलग काम है.

1).समीक्षा डिजाइन युक्ति.
2).सत्यापन योजना लिखो.
3).Repare टेस्ट प्रकरण.
4).सत्यापन लि बनाएँ.

5).सत्यापित करें RTL कोड

6).Comare RTL और Netlist
7).क्या जाँच<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="ठंडा" border="0" />

.गेट स्तर के अनुकरण मत

 

[alok_ky]

सत्यापन इंजीनियर का मुख्य काम प्रोटोकॉल समझ रहा है और इस प्रोटोकॉल के लिए RTL सत्यापित करें.

 

[brianhe]

सामने अंत asic डिजाइन में, आमतौर पर कोडन पर केवल 30% समय, 70% कार्यात्मक सत्यापन पर समय है.सत्यापन के बिना RTL कोड वास्तव में RTL कोड नहीं है.
तो यह asic डिजाइन प्रवाह में एक बहुत ही महत्वपूर्ण और अनिवार्य प्रक्रिया है.

लेकिन कुछ छोटी कंपनी में, सत्यापन बहुत आसान है, बस testbench verilog पर कई testcase चलाते हैं.
कुछ समय वे भी FPGA, जो सत्यापन भी कहा जाता है के साथ डिजाइन की पुष्टि करें.

हमारी कंपनी में, हम दोनों, लेकिन पहली बार, के लिए हमारे ASIC बहुत बड़ी है, के बारे में 10 एम द्वार लो.

 

[hgby2209]

हमारी कंपनी के रूप में निम्नलिखित हैं:
1.उप मॉड्यूल औपचारिक सत्यापन / सिमुलेशन / संश्लेषण: डिजाइनर द्वारा किया
2.से आज़ाद चिप औपचारिक सत्यापन: चिप एकीकरण इंजीनियर द्वारा किया
से आज़ाद चिप संश्लेषण / जाँच: चिप एकीकरण इंजीनियर द्वारा किया
से आज़ाद चिप सिमुलेशन (pre-sim/post-sim शामिल है): डिजाइनर द्वारा किया
3.FPGA एकीकरण / अनुकरण: चिप एकीकरण इंजीनियर द्वारा किया

तो हमारी कंपनी में चिप एकीकरण इंजीनियर अपने विवरण के लिए, की तुलना सत्यापन अभियंता की तरह है.