गुणा FPGAs साथ कनेक्ट

[AB27]

कैसे कनेक्ट FPGAs आम डेटा बस से एक साथ बढ़ के लिए?मानक मैं shoose चाहिए क्या संकेत?

10 FPGAs की संख्या
बस आवृत्ति मेगाहर्टज 100
बस चौड़ाई 64 बिट

समर्थित संकेत स्तर:
एकल समाप्त GTL, HSTL, LVCMOS, LVTTL, SSTL.
अंतर LVDS, LDT, LVPECL, RSDS.

 

[farhada]

यह सब तुम क्या करना चाहते हैं पर निर्भर करता है.

क्या आप एक 74 बिट डेटा बस बनाना चाहते हैं?या यह एक piplelined संरचना जब आप एकाधिक डेटा प्रोसेसिंग कर FPGAs उपयोग करना चाहते हैं.

बी.आर.,
Farhad /

 

[अल Farouk]

यदि आप एक प्रोसेसर है कि इस डेटा बस तो ड्राइव विन्यस्त FPGA को एक ही मानक प्रोसेसर का प्रयोग के साथ पालन किया है.लेकिन अगर आपके सर्किट केवल FPGA से होते हैं, तो डेटा पत्रक जो एक मानक descrip और मानक है कि आप सभी सिस्टम आवश्यकताओं को देने के लिए कॉन्फ़िगर उन सभी को चुनने के लिए देखें.

 

[AB27]

मैं 64 बिट डेटा बस जरूरत कुछ नियंत्रण ऐसी चिप के रूप में चुनने का संकेत है, पढ़ना / लिखना, पिन आदि एक एक मास्टर, दूसरों - गुलाम के रूप में कार्य करता FPGA अंतरायन.मास्टर शुरू डेटा गुलामों का एक साथ स्थानांतरण.

मैं डेटा पत्रक की समीक्षा की.यह 2 उपकरणों कनेक्ट आसान है लेकिन यह अभी भी स्पष्ट नहीं कैसे कनेक्ट उपकरणों बढ़ गया है.समस्या यह है - अखंडता का संकेत.मानक मैं क्या संकेत का उपयोग करना चाहिए?कैसे बस समाप्त हो?मैं छोटे क्षेत्रों में बस में विभाजित करना चाहिए?

 

[andy1]

विचार के अनुरूप एक बिंदु से, यद्यपि मैं FPGA नए रहा है, लेकिन उच्च गति में कुछ अनुभव किया है, थोड़ी 64 100MHz पर चल रहा बस चल आसान नहीं है.एक ही समय में 64 1 या 1 को 0-0 से संक्रमण बनाने बिट के सभी की कल्पना करो.पार बात और जमीन उछाल उन संक्रमण पर सिर्फ अविश्वसनीय है.तुम उल्लेख है कि 10 उपकरण है जो शारीरिक रूप से बस मतलब हैं सुंदर इतनी देर हो प्रतिबिंब एक समस्या हो जाएगी है.इसके अलावा घड़ी की गति होना तय करेगा कब बस शारीरिक रूप से और अब बस, एक तेजी से घड़ी चलाने मुश्किल है.

सुनिश्चित करें कि आप अच्छा जमीन और बिजली है.

आप एक साझा बस के बजाए में स्विच करने पर विचार करेंगे?पीसीआईघड़ी एक्सप्रेस वास्तुकला जो निश्चित रूप से गति में सुधार होगा की तरह है.हालांकि तर्क डिजाइन एक पर स्विच आसान विद्युत और शारीरिक रूप से एक कठिन कम है.शायद वहाँ एक खोल स्विच आप उपयोग करते हैं, लेकिन मैं सच में नहीं पता कर सकते हैं बंद है.

 

[blueagate]

मुझे लगता है कि SSTL चुन बेहतर है, कई उच्च ऐसी DDR SDRM के रूप में गति उपकरणों SSTL मानक का प्रयोग.
का उपयोग कर अंतर संकेत मानक डबल संख्या में तारों का अर्थ है पीसीबी डिजाइन में से निपटने के लिए होना है, मुश्किल से जोड़ने.

 

[अल Farouk]

आप पाठ पुस्तकों में से एक में लग जाना चाहिए (मंच पर उपलब्ध) उच्च गति पीसीबी डिजाइन के बारे में बात करने के लिए जानकारी है कि आप डिजाइन के दौरान GUID मिलता है.

 

[ब्लैक जैक]

मुझे लगता है कि LVDS सही विकल्प है
का प्रयोग करें SERDES `s (SERializer DESerilizer) और तुम LVDS कड़ी है` 64 बिट 66 मेगाहर्टज बस (4 लिंक x मेगाहर्टज 16Bit x 66 के लिए एस, उदाहरण के लिए) और बदलाव बस के लिए टोपोलॉजी तारक स्थान विज्ञान.
तुम FPGA में कस्टम आंतरिक SERDES विकसित या तैयार चिप्स उपयोग कर सकते हैं,
राष्ट्रीय से (उदाहरण के http://www.national.com/appinfo/lvds/)

 

[speedoak]

AB27 ने लिखा है:

मैं 64 बिट डेटा बस जरूरत कुछ नियंत्रण ऐसी चिप के रूप में चुनने का संकेत है, पढ़ना / लिखना, पिन आदि एक एक मास्टर, दूसरों - गुलाम के रूप में कार्य करता FPGA अंतरायन.
मास्टर शुरू डेटा गुलामों का एक साथ स्थानांतरण.मैं डेटा पत्रक की समीक्षा की.
यह 2 उपकरणों कनेक्ट आसान है लेकिन यह अभी भी स्पष्ट नहीं कैसे कनेक्ट उपकरणों बढ़ गया है.
समस्या यह है - अखंडता का संकेत.
मानक मैं क्या संकेत का उपयोग करना चाहिए?
कैसे बस समाप्त हो?
मैं छोटे क्षेत्रों में बस में विभाजित करना चाहिए?