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vlsi_maniac
Guest
हाय मैं गेट स्तर अनुकार quartus और modelsim का उपयोग करने की कोशिश कर रहा था. यह dut एक काउंटर है और यह 411 मेगाहर्ट्ज पर काम करता है. अब अगर मैं लिखने के परीक्षण बेंच मैं नहीं 411MHz से अधिक testbench में घड़ी उत्पन्न करने वाला हूँ. और मैं एसडीओ फ़ाइल में देखा है नीचे पैरा [ख] (सेल (CELLTYPE "stratix_lcell_register") (उदाहरण के गिनती \ [0 \] \ reg0.lereg, ~) (देरी (निरपेक्ष (पोर्ट aclr (4809:4809:4809) ( 4809:4809:4809)) (पोर्ट (2479:2479:2479) के clk (2479:2479:2479)) (IOPATH (posedge clk) (156:156:156) regout (156:156:156)) के (IOPATH ( posedge aclr) (176:176:176) regout (176:176:176)))) [/b] 2479 clk क्या करता है को संदर्भित करता है. मैं घड़ी उत्पन्न और अगर घड़ी 2479 से कम आधा (अवधि) तो पी एस मैं waveforms नहीं मिल रहा है या कर रहा हूँ DUT काम नहीं कर रहा है अगर रीसेट कम से कम 4809 पी एस तो dut रीसेट नहीं है क्या ऊपर से संकेत मिलता है [ख] testbench [/b] मॉड्यूल (tb_counter);. तार, reg core_clk, reg reset_n [7:0] गिनती, प्रारंभिक core_clk शुरू