L
lhsj81
Guest
हाय सब,
मैं काफी डिजिटल संश्लेषण के लिए नया हूँ और एक समस्या के पार आया, जो मुझे सच में लगता नहीं कर सकते हैं डिबग करने में सक्षम हो ... (, के लिए ईमानदार हो संकीर्ण समस्या नहीं कर सकते नीचे).
मैं अपेक्षाकृत छोटे vhdl कोड लिखा है, मुख्य रूप से FSMs से मिलकर.मैं इनपुट वैक्टर की श्रृंखला का उपयोग कर सिमुलेशन गई और पुष्टि की कि उत्पादन सही है.मैं तो RTL_compiler उपयोग के लिए कोड synthesize.
मैं एक आदर्श इनपुट घड़ी बनाया (कहीं से पढ़ा है कि इनपुट घड़ी के लिए, मैं यह आदर्श को निर्धारित कर सकते हैं, मैं पी एंड आर प्रक्रिया के दौरान घड़ी वृक्ष संश्लेषण होगा प्रयोग करने के लिए), external_delay (दोनों इनपुट और आउटपुट) और विभिन्न अन्य बाधाओं कि थे विस्तृत RTL_compiler संश्लेषण में मौजूद RTL_compiler दस्तावेज़ में उपलब्ध टेम्पलेट.
संश्लेषण किसी भी त्रुटि के बिना भाग गया और अब मैं कोई एसडीएफ फ़ाइल के बिना बाहर ले कार्यात्मक ncsim सत्यापन का प्रयोग, चाहता था, सिर्फ़ पुष्टि करने के लिए कि गेट स्तर netlist सही था.मैं verilog फाटक स्तर netlist के साथ एक vhdl testbench प्रयोग बहु का प्रयोग-nclaunch में कदम मोड (verilog के संकलन के लिए, मैं आवश्यक तकनीक पुस्तकालयों शामिल) है, जो किसी भी त्रुटि के बिना संकलित.मैं कोड सविस्तार और यकीन है कि verilog संकलन विकल्प के लिए, मैं शून्य देरी सेट, और निष्क्रिय समय चेक बनाया (भी vhdl संकलक समकक्ष के लिए इसी तरह की प्रक्रियाओं का पालन).
अब जब मैं थोड़ा के एक ही सेट वैक्टर कि मैं RTL सिमुलेशन में प्रयुक्त, ncsim का उपयोग कर का उपयोग सिमुलेशन चलाने के लिए, मैं 'हो एक्स' राज्य की परवाह नहीं है () सभी outputs के लिए.0 समय, जब रीसेट कम से कम है, outputs सही मूल्यों को आयोजित किया, और उसके बाद कुछ घड़ी चक्रों के बाद रीसेट ''1, सभी outputs' बन गई एक्स में बदल गया '.अगर फाटक स्तर netlist स्थापना या पकड़ने के लिए समय की दृष्टि से गलत है समय, मैंने सोचा कि मैं अब भी मैं शून्य देरी मोड के लिए मोड सेट के लिए मान्य outputs मिलना चाहिए, यह सही है?अगर यह गलत है, मुझे लगता है कि मैं फिर से बेहतर बाधाओं के साथ synthesize चाहिए.
Debugging के लिए कोई निर्देश काफी सराहना की जाएगी.
अग्रिम धन्यवाद.
मैं काफी डिजिटल संश्लेषण के लिए नया हूँ और एक समस्या के पार आया, जो मुझे सच में लगता नहीं कर सकते हैं डिबग करने में सक्षम हो ... (, के लिए ईमानदार हो संकीर्ण समस्या नहीं कर सकते नीचे).
मैं अपेक्षाकृत छोटे vhdl कोड लिखा है, मुख्य रूप से FSMs से मिलकर.मैं इनपुट वैक्टर की श्रृंखला का उपयोग कर सिमुलेशन गई और पुष्टि की कि उत्पादन सही है.मैं तो RTL_compiler उपयोग के लिए कोड synthesize.
मैं एक आदर्श इनपुट घड़ी बनाया (कहीं से पढ़ा है कि इनपुट घड़ी के लिए, मैं यह आदर्श को निर्धारित कर सकते हैं, मैं पी एंड आर प्रक्रिया के दौरान घड़ी वृक्ष संश्लेषण होगा प्रयोग करने के लिए), external_delay (दोनों इनपुट और आउटपुट) और विभिन्न अन्य बाधाओं कि थे विस्तृत RTL_compiler संश्लेषण में मौजूद RTL_compiler दस्तावेज़ में उपलब्ध टेम्पलेट.
संश्लेषण किसी भी त्रुटि के बिना भाग गया और अब मैं कोई एसडीएफ फ़ाइल के बिना बाहर ले कार्यात्मक ncsim सत्यापन का प्रयोग, चाहता था, सिर्फ़ पुष्टि करने के लिए कि गेट स्तर netlist सही था.मैं verilog फाटक स्तर netlist के साथ एक vhdl testbench प्रयोग बहु का प्रयोग-nclaunch में कदम मोड (verilog के संकलन के लिए, मैं आवश्यक तकनीक पुस्तकालयों शामिल) है, जो किसी भी त्रुटि के बिना संकलित.मैं कोड सविस्तार और यकीन है कि verilog संकलन विकल्प के लिए, मैं शून्य देरी सेट, और निष्क्रिय समय चेक बनाया (भी vhdl संकलक समकक्ष के लिए इसी तरह की प्रक्रियाओं का पालन).
अब जब मैं थोड़ा के एक ही सेट वैक्टर कि मैं RTL सिमुलेशन में प्रयुक्त, ncsim का उपयोग कर का उपयोग सिमुलेशन चलाने के लिए, मैं 'हो एक्स' राज्य की परवाह नहीं है () सभी outputs के लिए.0 समय, जब रीसेट कम से कम है, outputs सही मूल्यों को आयोजित किया, और उसके बाद कुछ घड़ी चक्रों के बाद रीसेट ''1, सभी outputs' बन गई एक्स में बदल गया '.अगर फाटक स्तर netlist स्थापना या पकड़ने के लिए समय की दृष्टि से गलत है समय, मैंने सोचा कि मैं अब भी मैं शून्य देरी मोड के लिए मोड सेट के लिए मान्य outputs मिलना चाहिए, यह सही है?अगर यह गलत है, मुझे लगता है कि मैं फिर से बेहतर बाधाओं के साथ synthesize चाहिए.
Debugging के लिए कोई निर्देश काफी सराहना की जाएगी.
अग्रिम धन्यवाद.