घड़ी की कमी

[vsrpkumar]

मैं एक design.In घड़ी उत्पादन इकाई में मैं हूँ कुछ तरंग घड़ियों और gated clocks.i है qu में उन्हें बाधा चाहते हैं (पर) rtus s / w किसी ने मुझे this.I के बारे में मदद कर सकते हैं it.Thanking की तुरंत जरूरत है. आप
कुमार

 

[echo47]

यह एक बुरा सपना हो सकता है!मैं तुल्यकालिक तर्क के साथ परियोजना redesigning सुझाव को तरंग घड़ियों और gated घड़ियां खत्म.

अधिक विवरण के लिए, इस Altera कागज का उल्लेख, "FPGAs में श्रेष्ठ परिणाम के लिए डिजाइन के दिशा निर्देशों"
http://www.altera.com/literature/cp/fpgas-optimal-results-396.pdf

या qu से Altera उपकरणों के लिए यह एक पर () rtus पुस्तिका, "डिजाइन अनुशंसाएँ"
http://www.altera.com/literature/hb/qts/qts_qii51006.pdf

 

[alt007]

नमस्ते,
विकल्प स्वत: qu में gated घड़ी रूपांतरण विकल्प का प्रयोग करें (पर) rtus उपकरण यह मदद मिल सकती है किसी तरह संयुक्त राष्ट्र.

सादर
alt007

 

[yasser_shoukry]

echo47 ने लिखा है:

यह एक बुरा सपना हो सकता है!
मैं तुल्यकालिक तर्क के साथ परियोजना redesigning सुझाव को तरंग घड़ियों और gated घड़ियां खत्म.

 

[master.ro]

नमस्ते दोस्तों!?

क्या है तरंग घड़ी?

धन्यवाद!

 

[anmolvlsi13]

तरंग clk हम उत्पन्न होगा जब आप अपने डिजाइन में लहर का उपयोग (Asynch.) काउंटर आर.
आप अपने डिजाइन में स्पष्ट संकेत & प्रीसेट को चुन कर बाधा डाल सकते हैं.

Gated Clk कम बिजली की आवश्यकता के लिए ही उपयोगी है.
अनमोल