जब VHDL फ़ाइलें संकलन समस्याएं

[tybhsl]

मैं leon2.0 में icache.vhd की फाइल संकलन जब कोशिश
ModSim जो बदले में कोई त्रुटि रिपोर्ट है, कुछ त्रुटियों के बाद के रूप में सूचित कर रहे हैं सक्रिय-एचडीएल 5.1 का उपयोग:

मामले ISETS है
जब = 2>
...
Line98 जब = 3>
Line99 अगर = 1 तो ICLOCK_BIT
Conv_unsigned Line100 xset: std_logic_vector = (lru3_repl_table (
(xlru)) conv_integer (खुला), 2));
और Line101
Line102 xset: std_logic_vector = (conv_unsigned lru3_repl_table (
((xlru)) (0), 2)) conv_integer;
अंत में अगर;
जब = 4>
....
जब = दूसरों>
अंत मामले;त्रुटि: COMP96_0368 icache.vhd: 98

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="ठंडा" border="0" />

: मूल्य 3 रेंज से बाहर.
त्रुटि: COMP96_0149: icache.vhd: (100, 32): स्पष्ट प्रकार के रूपांतरण बारीकी से संबंधित प्रकार के बीच ही अनुमति दी जाती है.
त्रुटि: COMP96_0149: icache.vhd: (102, 32): स्पष्ट प्रकार के रूपांतरण बारीकी से संबंधित प्रकार के बीच ही अनुमति दी जाती है.

क्या आप मुझे बता मुझे क्या करना चाहिए सकता है?मैं यह कैसे सक्रिय-एचडीएल 5.1 लेकिन ModSim के उपकरण के साथ अनुकरण कर सकते हैं?बहुत बहुत धन्यवाद!

 

[veejaye]

ISETS .... की घोषणा की जाँच करें
यह 4 से अधिक ...... सीमा के साथ पूर्णांक के रूप में घोषित किया जाना चाहिए

Lru3_repl_table क्या है?
क्या यह एक समारोह या एक प्रक्रिया है.
यदि उर कुछ पुस्तकालय का उपयोग कर कार्यों की जांच पुस्तकालय मौसम भी शामिल है.
Conv_unsigned बस जोड़कर लोप किया जा सकता है
उपयोग ..... ieee.std_logic_unsigned.all

 

[tybhsl]

उद्धरण:त्रुटि: COMP96_0149: icache.vhd: (100, 32): स्पष्ट प्रकार के रूपांतरण बारीकी से संबंधित प्रकार के बीच ही अनुमति दी जाती है.

त्रुटि: COMP96_0149: icache.vhd: (102, 32): स्पष्ट प्रकार के रूपांतरण बारीकी से संबंधित प्रकार के बीच ही अनुमति दी जाती है.