डीसी संश्लेषण के बारे में कुछ चेतावनी

[scaramouche]

हैलो, सब लोग, मैं यहाँ नया हूँ. जब मैं डीसी चलाने, मैं "सेल 'I_13' किसी भी जाल ड्राइव नहीं करता है", "बंदरगाह सीआई '' किसी भी जाल से जुड़ा नहीं है, और इतने पर जैसे कुछ चेतावनी को पूरा जाल के साथ कुछ गलत लगता है. मैं कैसे तय कर सकते हैं यह अग्रिम में tks.

 

[tarkyss]

है कि क्योंकि कुछ बंदरगाहों चल रहे हैं, कुछ भी नहीं कनेक्ट है, तो आप अपने कोड की जांच, लेकिन चाहिए, कभी कभी, आप neednt इसके बारे में चिंता है, उदाहरण के लिए, अगर आप DesignWare में योजक का उपयोग करें, यह चेतावनी भी दिखाई देगा

 

[utmseng]

मेरा मानना ​​है कि इन चेतावनियों को लगता है कि आप "check_design" जब. इन चेतावनियों के आधार पर, अपने RTL कोड को देखो. उदाहरण के लिए, आप RTL में तैर बंदरगाहों हो सकता है. अस्थायी पिन वाले कोशिकाओं के लिए, यह अपने पुस्तकालय में सीमित मानक सेल की वजह से हो सकता है. उदाहरण के लिए, आप कक्षों एक O1 और O2 उत्पादन पिन है, लेकिन केवल O1 पिन का इस्तेमाल किया जा रहा है. तो, O2 पिन चल छोड़ दिया जाएगा. उम्मीद है कि इस मदद करता है.