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http://www.pldesignline.com/showArticle.jhtml?articleID=210601830&cid=NL_pldl
खैर, Achronix सेमीकंडक्टर में लोगों को अंततः चुपके मोड से बाहर आ गए हैं और मंच के बीच में है कि वे पहले से ही दुनिया
का सबसे तेजी से FPGAs शिपिंग शुरू कर दिया है की घोषणा करने के लिए leapt.
इस SPD60 के
साथ तेज परिवार,
( "") ने अपनी प्रारंभिक सदस्य के रूप में, 1.5 GHz, जो तेजी से मौजूदा FPGAs पर प्रदर्शन में वृद्धि एक तीन गुना का प्रतिनिधित्व करने के लिए गति को वितरित
करने के लिए Achronix
का पेटेंट कराया picoPIPE त्वरण प्रौद्योगिकी का उपयोग करता है शीघ्र-60 सुनाया.Achronix में लोगों कि उनकी जल्दी सगाई ग्राहकों को पहले से ही आवेदन पत्र
में ASIC आवश्यकता तेज से सफलता मिली है-प्रदर्शन की तरह, नेटवर्किंग, दूरसंचार, परीक्षण और माप, एन्क्रिप्शन और अन्य उच्च प्रदर्शन अनुप्रयोगों
जैसे कहो.आवेदन के इन प्रकार FPGAs के तेज परिवार के लिए
एक आदर्श फिट हैं.
कि तेजी से ASICs से अधिक रन FPGAs?
क्योंकि मैं लगभग
एक डरावना शब्द कहने के लिए
कर रहा हूँ अब अपनी टोपी पर, पकड़ ...अतुल्यकालिक!वहाँ, मैं इसे और मैं बिल्कुल भी शर्म नहीं आ
रहा हूँ कहा है.यह सही है, और तेज FPGA की कोर कपड़े अतुल्यकालिक है, जिससे कोई सीमाएं वैश्विक घड़ी वितरण के साथ जुड़े को नष्ट करने.अंत परिणाम यह है कि तेज FPGAs वास्तव में तेजी से चला सकते है कई मानक सेल ASICs के रूप में की तुलना में नीचे सचित्र:इस के बाद कहा, तेज FPGAs उनके
मैं / हे अंतरफलक है, इसलिए वे किसी भी अन्य की तरह चिप के रूप में दूर के रूप में बाहर की दुनिया का संबंध है होना करने के लिए दिखाई तुल्यकालिक हैं.
मौजूदा एचडीएल कोड और औजार अभी भी काम
अब, अपने घुटने का झटका प्रतिक्रिया की तरह कुछ
किया जा सकता है: "हे
भगवान, मैं कैसे अतुल्यकालिक डिजाइन बनाने के लिए सीखने के लिए समय नहीं है!"ठीक है, क्योंकि तुम नहीं करना है नहीं डर लगता है.यह जहाँ चीज़ें बहुत, बहुत चालाक बनने की शुरुआत है.
यद्यपि यह कहा गया है कि अंतर्निहित तेज कपड़ा अतुल्यकालिक है सच है, यह भी पारंपरिक 4
पर इनपुट देखो सारणी (LUTs), राम ब्लॉक, मल्टीप्लायरों करो, और आगे
आधारित है.अलग हो रहे हैं, फर्क इतना है कि वहाँ कोई रजिस्टरों प्रतिशत से नहीं हो रहा है, सभी तेज कपड़े में तत्वों का (या जुड़ा
/ जुड़े, देखने की अपनी बात पर निर्भर करता है) आत्म द्वारा अतुल्यकालिक सूक्ष्म पाइपलाइन चरणों, picoPIPE प्रौद्योगिकी
के रूप में जाने जाते समय .
यह बहुत, बहुत अच्छी बात यह है कि तुम्हारे मन
में एक Achronix कार्यान्वयन के साथ (Verilog या VHDL)
आपके एचडीएल कोड दर्जी की जरूरत नहीं है है.एक उदाहरण के लिए, बस के लिए है, आप एक मौजूदा डिजाइन कि तुम मूलतः एक ASIC कार्यान्वयन के लिए पर काम कर रहे हैं लगता हैं.चलो आगे खतरा एक अनुमान है कि यह डिजाइन gated घड़ियों और संयुक्त राष्ट्र के एक मिश्रण-घड़ियों gated साथ कई घड़ी डोमेन शामिल है.यह एक समस्या होने जा रहा है?क्योंकि डिजाइन उपकरण आवश्यक रूप से किसी भी तरह की घड़ियों को निकाल देगा नहीं चिंताओं (के रूप में वे "नीचे के अंतर्गत"), कहो.
जैसा कि एक अलग, तो इसका मतलब है कि प्रोटोटाइप करने के लिए अपने ASIC डिजाइनों तेज FPGAs का उपयोग विशेष रूप से आसान है, क्योंकि तुम दोनों के लिए एक ही एचडीएल कोड का उपयोग कर सकते हैं.लेकिन ...क्यों सभी में एक ASIC बनाने परेशान?कई मामलों में, आपको लगता है कि
एक तेज FPGA अपने विशेष आवेदन के लिए बेहतर कार्यान्वयन समाधान है तय कर सकते हैं.<img src="http://i.cmpnet.com/pldesignline/2008/09/ach-03.jpg" border="0" alt=""/>अब, एक समस्या यह है कि हम आम तौर पर जब नए उपकरण पीछे अपनी
बदसूरत सिर architectures देखने की जरूरत है, क्रय करना सीखना है, और एक अजीब और बढ़िया सूट का उपयोग करते हैं, स्वामित्व, और (अक्सर) छोटी गाड़ी डिजाइन
नए उपकरण.क्योंकि वे भी इस चिंता को संबोधित किया
है तो, एक बार फिर हम लोग और gals Achronix पर करने के लिए हमारी सलाम लेने के लिए, है ...
वास्तव में, Achronix अग्रणी संश्लेषण विक्रेताओं के साथ उद्योग की मानक उपकरण और विधियों को तेज परिवार के साथ संगत बनाने के लिए भागीदारी की है.डिजाइनरों उनके मौजूदा Verilog और VHDL डिजाइन उत्तोलन कर सकते हैं.इस Achronix CAD पर्यावरण दोनों Synopsys (पूर्व Synplicity) Synplify का समर्थन करता है प्रो और
RTL संश्लेषण के लिए Mentor ग्राफिक्स 'प्रेसिजन संश्लेषण उपकरण.इसके अतिरिक्त, Achronix CAD पर्यावरण भौतिक कार्यान्वयन, प्रदर्शन अनुकूलन, समय विश्लेषण, अनुकार, डिबग करने के लिए, और डिवाइस प्रोग्रामन सभी आवश्यक उपकरण उपलब्ध कराता है.
इस तेज परिवार के बारे में अधिक जानकारी
इस तेज परिवार में पहली सदस्य है, SPD60, 47.040 LUTs, 144 एक्स 18Kbit ब्लॉक मेढ़े, वितरित
रैम, 98 18x18 मल्टीप्लायरों के 735 Kbits, 8 एक्स 5GBps SerDes, 20 एक्स 10.3Gbps SerDes, 4 x DDR2/DDR3 controllers, 16
boasts PLLs, ...और सूची में चला जाता है.
इस Achronix picoPIPE त्वरण प्रौद्योगिकी FPGA कपड़े के माध्यम से जिस तरह से डेटा चालें गति.एक वैश्विक घड़ी के अभाव में, picoPIPE चरणों कुशलतापूर्वक, प्रदर्शन में काफी सुधार हुआ जिसके परिणामस्वरूप, सभी डिजाइन प्रवेश और रोजगार के लिए परिचित FPGA उपकरण का उपयोग कर मानक RTL साथ डाटा प्रवाह को नियंत्रित करने के लिए सरल हाथ मिलाना प्रोटोकॉल का उपयोग करें.युग्मन इस अभिनव प्रौद्योगिकी एक 10,3 Gbps serializer
के साथ करके / deserializer (SerDes) उच्च
प्रणाली throughput और उच्च
गति स्मृति अंतरापृष्ठ के लिए एकीकृत DDR2/DDR3 नियंत्रकों को सुविधाजनक बनाने के लिए, इस तेज परिवार को मैं / हे गति अपने बकाया कोर प्रदर्शन मैच
के लिए उपलब्ध कराता है.इस उपकरण में
TSMC का उच्च प्रदर्शन 65 एनएम
जी CMOS प्रक्रिया में निर्मित है.
इस तेज 10.3 Gbps SerDes, PCI एक्सप्रेस (पीढ़ियों 1 और
2), gigabit ईथरनेट, CEI जैसे कई उच्च गति इंटरफेस, 6G, 10 Gbps backplane,
XAUI, XFI, सीरियल रैपिड IO का समर्थन करता है और Infiniband.तेज FPGAs भी Mbps अप करने के लिए 1066 की स्मृति अंतरापृष्ठ गति का समर्थन DDR2/DDR3 भौतिक परत और नियंत्रक शामिल है.PCI सहित मानक आंकड़ा पथ इंटरफेस,
/ PCI-एक्स, SPI-4.2, 4.1 और SFI-Hypertransport भी समर्थन
कर रहे हैं.
मूल्य निर्धारण और उपलब्धता
क्योंकि वे अमेरिका,
कोरिया और जापान में प्रत्यक्ष बिक्री कार्यालयों है इस तथ्य से वे केवल सिर्फ आधिकारिक तौर पर घोषणा की
है कि खुद को ध्यान में रखते हुए, Achronix में लोग निश्चित रूप से, भूमि का चलना मारा है, इसके अलावा, वे कहते हैं कि एक वैश्विक बिक्री, समर्थन
मुझे बताओ, Achronix के लिए FPGAs और वितरण चैनल पहले से ही स्थापित किया गया है और अन्य सभी प्रमुख बाजारों में प्रशिक्षित.
नीचे $ 200 के लिए $ 2500 से तेज FPGA परिवार पर्वतमाला के लिए मूल्य निर्धारण माप.अधिक जानकारी के लिए, Achronix में लोगों (www.achronix.com)
और उन्हें बता संपर्क करें: "मैक्स
हाय कहते हैं".
खैर, Achronix सेमीकंडक्टर में लोगों को अंततः चुपके मोड से बाहर आ गए हैं और मंच के बीच में है कि वे पहले से ही दुनिया
का सबसे तेजी से FPGAs शिपिंग शुरू कर दिया है की घोषणा करने के लिए leapt.
इस SPD60 के
साथ तेज परिवार,
( "") ने अपनी प्रारंभिक सदस्य के रूप में, 1.5 GHz, जो तेजी से मौजूदा FPGAs पर प्रदर्शन में वृद्धि एक तीन गुना का प्रतिनिधित्व करने के लिए गति को वितरित
करने के लिए Achronix
का पेटेंट कराया picoPIPE त्वरण प्रौद्योगिकी का उपयोग करता है शीघ्र-60 सुनाया.Achronix में लोगों कि उनकी जल्दी सगाई ग्राहकों को पहले से ही आवेदन पत्र
में ASIC आवश्यकता तेज से सफलता मिली है-प्रदर्शन की तरह, नेटवर्किंग, दूरसंचार, परीक्षण और माप, एन्क्रिप्शन और अन्य उच्च प्रदर्शन अनुप्रयोगों
जैसे कहो.आवेदन के इन प्रकार FPGAs के तेज परिवार के लिए
एक आदर्श फिट हैं.
कि तेजी से ASICs से अधिक रन FPGAs?
क्योंकि मैं लगभग
एक डरावना शब्द कहने के लिए
कर रहा हूँ अब अपनी टोपी पर, पकड़ ...अतुल्यकालिक!वहाँ, मैं इसे और मैं बिल्कुल भी शर्म नहीं आ
रहा हूँ कहा है.यह सही है, और तेज FPGA की कोर कपड़े अतुल्यकालिक है, जिससे कोई सीमाएं वैश्विक घड़ी वितरण के साथ जुड़े को नष्ट करने.अंत परिणाम यह है कि तेज FPGAs वास्तव में तेजी से चला सकते है कई मानक सेल ASICs के रूप में की तुलना में नीचे सचित्र:इस के बाद कहा, तेज FPGAs उनके
मैं / हे अंतरफलक है, इसलिए वे किसी भी अन्य की तरह चिप के रूप में दूर के रूप में बाहर की दुनिया का संबंध है होना करने के लिए दिखाई तुल्यकालिक हैं.
मौजूदा एचडीएल कोड और औजार अभी भी काम
अब, अपने घुटने का झटका प्रतिक्रिया की तरह कुछ
किया जा सकता है: "हे
भगवान, मैं कैसे अतुल्यकालिक डिजाइन बनाने के लिए सीखने के लिए समय नहीं है!"ठीक है, क्योंकि तुम नहीं करना है नहीं डर लगता है.यह जहाँ चीज़ें बहुत, बहुत चालाक बनने की शुरुआत है.
यद्यपि यह कहा गया है कि अंतर्निहित तेज कपड़ा अतुल्यकालिक है सच है, यह भी पारंपरिक 4
पर इनपुट देखो सारणी (LUTs), राम ब्लॉक, मल्टीप्लायरों करो, और आगे
आधारित है.अलग हो रहे हैं, फर्क इतना है कि वहाँ कोई रजिस्टरों प्रतिशत से नहीं हो रहा है, सभी तेज कपड़े में तत्वों का (या जुड़ा
/ जुड़े, देखने की अपनी बात पर निर्भर करता है) आत्म द्वारा अतुल्यकालिक सूक्ष्म पाइपलाइन चरणों, picoPIPE प्रौद्योगिकी
के रूप में जाने जाते समय .
यह बहुत, बहुत अच्छी बात यह है कि तुम्हारे मन
में एक Achronix कार्यान्वयन के साथ (Verilog या VHDL)
आपके एचडीएल कोड दर्जी की जरूरत नहीं है है.एक उदाहरण के लिए, बस के लिए है, आप एक मौजूदा डिजाइन कि तुम मूलतः एक ASIC कार्यान्वयन के लिए पर काम कर रहे हैं लगता हैं.चलो आगे खतरा एक अनुमान है कि यह डिजाइन gated घड़ियों और संयुक्त राष्ट्र के एक मिश्रण-घड़ियों gated साथ कई घड़ी डोमेन शामिल है.यह एक समस्या होने जा रहा है?क्योंकि डिजाइन उपकरण आवश्यक रूप से किसी भी तरह की घड़ियों को निकाल देगा नहीं चिंताओं (के रूप में वे "नीचे के अंतर्गत"), कहो.
जैसा कि एक अलग, तो इसका मतलब है कि प्रोटोटाइप करने के लिए अपने ASIC डिजाइनों तेज FPGAs का उपयोग विशेष रूप से आसान है, क्योंकि तुम दोनों के लिए एक ही एचडीएल कोड का उपयोग कर सकते हैं.लेकिन ...क्यों सभी में एक ASIC बनाने परेशान?कई मामलों में, आपको लगता है कि
एक तेज FPGA अपने विशेष आवेदन के लिए बेहतर कार्यान्वयन समाधान है तय कर सकते हैं.<img src="http://i.cmpnet.com/pldesignline/2008/09/ach-03.jpg" border="0" alt=""/>अब, एक समस्या यह है कि हम आम तौर पर जब नए उपकरण पीछे अपनी
बदसूरत सिर architectures देखने की जरूरत है, क्रय करना सीखना है, और एक अजीब और बढ़िया सूट का उपयोग करते हैं, स्वामित्व, और (अक्सर) छोटी गाड़ी डिजाइन
नए उपकरण.क्योंकि वे भी इस चिंता को संबोधित किया
है तो, एक बार फिर हम लोग और gals Achronix पर करने के लिए हमारी सलाम लेने के लिए, है ...
वास्तव में, Achronix अग्रणी संश्लेषण विक्रेताओं के साथ उद्योग की मानक उपकरण और विधियों को तेज परिवार के साथ संगत बनाने के लिए भागीदारी की है.डिजाइनरों उनके मौजूदा Verilog और VHDL डिजाइन उत्तोलन कर सकते हैं.इस Achronix CAD पर्यावरण दोनों Synopsys (पूर्व Synplicity) Synplify का समर्थन करता है प्रो और
RTL संश्लेषण के लिए Mentor ग्राफिक्स 'प्रेसिजन संश्लेषण उपकरण.इसके अतिरिक्त, Achronix CAD पर्यावरण भौतिक कार्यान्वयन, प्रदर्शन अनुकूलन, समय विश्लेषण, अनुकार, डिबग करने के लिए, और डिवाइस प्रोग्रामन सभी आवश्यक उपकरण उपलब्ध कराता है.
इस तेज परिवार के बारे में अधिक जानकारी
इस तेज परिवार में पहली सदस्य है, SPD60, 47.040 LUTs, 144 एक्स 18Kbit ब्लॉक मेढ़े, वितरित
रैम, 98 18x18 मल्टीप्लायरों के 735 Kbits, 8 एक्स 5GBps SerDes, 20 एक्स 10.3Gbps SerDes, 4 x DDR2/DDR3 controllers, 16
boasts PLLs, ...और सूची में चला जाता है.
इस Achronix picoPIPE त्वरण प्रौद्योगिकी FPGA कपड़े के माध्यम से जिस तरह से डेटा चालें गति.एक वैश्विक घड़ी के अभाव में, picoPIPE चरणों कुशलतापूर्वक, प्रदर्शन में काफी सुधार हुआ जिसके परिणामस्वरूप, सभी डिजाइन प्रवेश और रोजगार के लिए परिचित FPGA उपकरण का उपयोग कर मानक RTL साथ डाटा प्रवाह को नियंत्रित करने के लिए सरल हाथ मिलाना प्रोटोकॉल का उपयोग करें.युग्मन इस अभिनव प्रौद्योगिकी एक 10,3 Gbps serializer
के साथ करके / deserializer (SerDes) उच्च
प्रणाली throughput और उच्च
गति स्मृति अंतरापृष्ठ के लिए एकीकृत DDR2/DDR3 नियंत्रकों को सुविधाजनक बनाने के लिए, इस तेज परिवार को मैं / हे गति अपने बकाया कोर प्रदर्शन मैच
के लिए उपलब्ध कराता है.इस उपकरण में
TSMC का उच्च प्रदर्शन 65 एनएम
जी CMOS प्रक्रिया में निर्मित है.
इस तेज 10.3 Gbps SerDes, PCI एक्सप्रेस (पीढ़ियों 1 और
2), gigabit ईथरनेट, CEI जैसे कई उच्च गति इंटरफेस, 6G, 10 Gbps backplane,
XAUI, XFI, सीरियल रैपिड IO का समर्थन करता है और Infiniband.तेज FPGAs भी Mbps अप करने के लिए 1066 की स्मृति अंतरापृष्ठ गति का समर्थन DDR2/DDR3 भौतिक परत और नियंत्रक शामिल है.PCI सहित मानक आंकड़ा पथ इंटरफेस,
/ PCI-एक्स, SPI-4.2, 4.1 और SFI-Hypertransport भी समर्थन
कर रहे हैं.
मूल्य निर्धारण और उपलब्धता
क्योंकि वे अमेरिका,
कोरिया और जापान में प्रत्यक्ष बिक्री कार्यालयों है इस तथ्य से वे केवल सिर्फ आधिकारिक तौर पर घोषणा की
है कि खुद को ध्यान में रखते हुए, Achronix में लोग निश्चित रूप से, भूमि का चलना मारा है, इसके अलावा, वे कहते हैं कि एक वैश्विक बिक्री, समर्थन
मुझे बताओ, Achronix के लिए FPGAs और वितरण चैनल पहले से ही स्थापित किया गया है और अन्य सभी प्रमुख बाजारों में प्रशिक्षित.
नीचे $ 200 के लिए $ 2500 से तेज FPGA परिवार पर्वतमाला के लिए मूल्य निर्धारण माप.अधिक जानकारी के लिए, Achronix में लोगों (www.achronix.com)
और उन्हें बता संपर्क करें: "मैक्स
हाय कहते हैं".