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पर कैसे संकलन समय verilog संकलक की पहचान के लिए?

E

echo47

Guest
क्या Verilog compilers (मॉडल! मी, Synpl! प्रो fy, और XST) किसी पूर्वनिर्धारित मूल्यों पर संकलन समय (शायद द्वारा प्रयोग `ifdef बयान का परीक्षण किया जा सकता है प्रदान करने) के लिए निर्धारित है जो संकलक इस्तेमाल किया जा रहा है?

सी compilers आमतौर पर ऐसी __MSVC__ या __GNUC__ के रूप में एक स्थूल कि संकलक पहचान प्रदान करते हैं, लेकिन मैं Verilog compilers में ऐसा कुछ नहीं मिल सकता है.

एक workaround के रूप में, मैं शायद एक कमांड लाइन पैरामीटर के साथ एक मूल्य सेट सकता है, लेकिन मैं एक पूर्वनिर्धारित संकलक द्वारा प्रदान की मान का प्रयोग करना चाहते.

धन्यवाद.

 
N

news

Guest
Do premiery nowych kart AMD z serii Fury dzielą nas tylko cztery dni. Oznacza to, że wszystkie zainteresowane strony otrzymały już informacje na temat nowych produktów, a niektóre nawet dostały egzemplarze kart graficznych do testów. Fakt ten w znacznym stopniu zwiększa liczbę żródeł informacji na temat tych produktów. Ponadto różne żródła informac...

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C

CatKing

Guest
हाँ, आप ऐसा कर सकते हैं:

`ifdef MODELSIM
$ Some_ModelSim_PLI ();
`endif

 
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echo47

Guest
यही तो मैं भी सोचा, लेकिन MODELSIM को एक अपरिभाषित स्थूल लगता है.5.7g एसई का उपयोग करना.

 
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