प्रकरण नियंत्रण रेखा त्रुटि जब Verilog VHDL परिवर्तित

[urakiki]

हाय, मैं VHDL करने के लिए नया हूँ. और मैं verilog के लिए बदलने की कोशिश है. संकेत internalCNT, CNTupto, internalCNTaddr: std_logic_vector (11 0 downto), errorLOCtype प्रकार std_logic_vector (7 0 downto) सरणी (7 0 downto) है, संकेत errorLOC: errorLOCtype; ........ ........ ..... मामले errorLOC (((1 0 downto) internalCNT और '0 ') conv_integer) (2 0 downto) है? मामला क्या मतलब है? कैसे verilog मामले में बयान के लिए की तरह लग रहे? धन्यवाद

 

[fazal_ece]

जो उपकरण उर का उपयोग?

 

[bbgil]

मुझे लगता है कि यह बेहतर होगा अगर आप अपने कोड यहाँ पोस्ट कर सकते हैं. मुश्किल डिबग करने के लिए अगर हम केवल अनुमान लगा.

 

[ankit12345]

[बोली = urakiki] हाय, मैं VHDL करने के लिए नया हूँ. और मैं verilog के लिए बदलने की कोशिश है. संकेत internalCNT, CNTupto, internalCNTaddr: std_logic_vector (11 0 downto), errorLOCtype प्रकार std_logic_vector (7 0 downto) सरणी (7 0 downto) है, संकेत errorLOC: errorLOCtype; ........ ........ ..... मामले errorLOC (((1 0 downto) internalCNT और '0 ') conv_integer) (2 0 downto) है? मामला क्या मतलब है? कैसे verilog मामले में बयान के लिए की तरह लग रहे? धन्यवाद बोली [/] मामले errorLOC (index1) (index2) उर vhdl में verilog में index1 conv_integer ((1 0 downto) internalCNT और '0 ') है और यह एक ही हो सकता है, लेकिन कोई पूर्णांक के लिए बदलने की जरूरत है चाहिए. और "और 0" ..... मैं उर 0 ..... लांग वापस मैं VHDL में काम appending ............. "0" इसका मतलब है लगता है ...... दशमलव प्रारूप में 2 के साथ .. गुणा ...... यू बस {1'b1 .....} verilog में यह कर सकते हैं ......... index2 सरल है .... यू उपयोगकर्ता परिभाषित verilog में डेटा प्रकार के लिए जाने की जरूरत है न. 2d verilog में उपलब्ध r arrays .... उन्हें उपयोग ....... [आकार = 2] [= # 999999 रंग] 1 मिनट के बाद जोड़ा गया: [/ रंग] [/ आकार] 2d सरणी प्रारूप .... reg no_of_bits_in_vector variable_name no_of_vectors

 

[baonguyenpro]

आप मंच Ebooks में इस पुस्तक को डाउनलोड कर सकते हैं प्रत्येक उदाहरण के लिए "एचडीएल चिप डिजाइन" VHDL और Verilog में दोनों कोड है