[मदद] सिमुलेशन मॉडल समस्या Verilog की आवश्यकता

[cheelgo]

नमस्ते,
मैं नहीं हूँ कि familar verilog सिमुलेशन मॉडल,

------
padlib.v
------
मॉड्यूल padlib (...);
इनपुट ...;
उत्पादन ..;

तार ...;

...

...

`ifdef cve
buf 0.001 # (...);
और `
या # 0.001 (...);
`endif

endmoduleप्रश्न:

अगर मैं सिर्फ इस मॉडल का उपयोग करें cve हिस्सा है, मैं कैसे कॉन्फ़िगर कर सकते हैं बल चाहते हैं,

मैं cve सच निर्धारित कर
सकते हैं का उपयोग करेंकोई मदद कर सकता है.
अग्रिम धन्यवाद?
Cheelgo

 

[AlexWan]

कोई सिम्युलेटर के वैकल्पिक "है परिभाषित स्थूल ...".तुम कुलपतियों की विस्तार से जानकारी प्राप्त / ncverilog / ncsim modelsim / / कर सकते हैं ...मदद.

 

[आर.पी.]

नमस्ते,

मैं काफी अपने प्रश्न समझ में नहीं आता था.लेकिन अगर आप कॉन्फ़िगर करने की कोशिश कर रहे हैं
verilog मॉड्यूल, का उपयोग करना संकलक primitives 'को परिभाषित # cve ".

आरपी,