योजनाबद्ध बनाम परजीवी लेआउट देरी बार.

[jgk2004]

हैलो सभी मैं 90nm CMOS में डिजाइन कर रहा हूँ और मैं एक न्यूनतम करने के लिए देरी रखने की जरूरत है. मैं एक 4bit फ़्लैश डिजाइन कर रहा हूँ और प्रत्येक बिट वृद्धि की 210pS to350pS जो मेरी घड़ी की गति के लिए बहुत से मेरे द्वारा देरी बार लेआउट के बाद. मेरा सवाल है .. मेरी लेआउट है बस बुरा है या यह सामान्य है? योजनाबद्ध से परजीवी निकाले वृद्धि का कितना आप उम्मीद करेंगे ... ? कोई मदद महान Jgk होगा

 

[varunkant2k]

यह एक काफी भिन्नता के रूप में 10% से अधिक नहीं बदलना चाहिए. आप लेआउट offcourse पर देखने की जरूरत है.

 

[jgk2004]

तो 10% सामान्य है .. आप इस क्षेत्र के भीतर न्यूनतम तार चौड़ाई का उपयोग करना चाहेंगे? टोपी जोडी minimumize या मैं श्रृंखला प्रतिरोध के बारे में चिंतित होना चाहिए? मेरे मिनट तार चौड़ाई .12 उम है, मैं हमेशा .16 के लिए किया गया है .14 का उपयोग कर. Jgk

 

[varunkant2k]

दोनों मामलों में, लेकिन पहली चिंता श्रृंखला अनुमार्गण Res है. बस कम धातुओं में मार्ग तार लंबाई कम है.

 

[jgk2004]

ठीक है अच्छा लगता है. बस एक आखिरी बात. एक 9 धातु की प्रक्रिया में उच्च गति डिजाइन के लिए करते हैं, ज्यादातर लोगों को 3 से मुलाकात का उपयोग करें और उप टोपी कम है या 2 ठीक से मुलाकात की. मैं लगभग उपयोग कभी नहीं Met1 Met2 बजाय का उपयोग करें, लेकिन शायद मैं met3 करने के लिए जाना चाहिए ... किसी भी सलाह? Jgk

 

[varunkant2k]

[बोली jgk2004 = 989609] ठीक है अच्छा लगता है. बस एक आखिरी बात. एक 9 धातु की प्रक्रिया में उच्च गति डिजाइन के लिए करते हैं, ज्यादातर लोगों को 3 से मुलाकात का उपयोग करें और उप टोपी कम है या 2 ठीक से मुलाकात की. मैं लगभग उपयोग कभी नहीं Met1 Met2 बजाय का उपयोग करें, लेकिन शायद मैं met3 करने के लिए जाना चाहिए ... किसी भी सलाह? Jgk [/QUOTE] दोनों धातुओं का इस्तेमाल किया जा सकता है. (मैं जोड़ने के लिए उच्च धातुओं उच्च वर्तमान ड्राइविंग और कम IR बूँदें के लिए उपयोगी होते हैं की तरह). आपकी चिंता गति था. 2 / 3 धातु छड़ी और मार्जिन के लिए योजनाबद्ध डिजाइनर से मदद लेने की कोशिश.