संदेह के बारे में VHDL / Verilog में मामले बयान

[harisachin]

सामान्य रूप से उपयोग किए जाने वाले मामले बयान: Case my_signal है जब एक => ..., जब ख => ..., जब दूसरों => ... अंत मामले; वहाँ उपरोक्त कोड और निम्नलिखित कोड के बीच कोई अंतर है, संश्लेषण के अनुकूलन के संदर्भ? '1 केस 'है जब (my_signal = एक) => ..., जब (my_signal = ख) => ..., जब (अन्य) => ... अंत मामले; मैं एक वरिष्ठ व्यक्ति से पता चला उद्योग में है कि उत्तरार्द्ध कोड वास्तव में किसी कारण के लिए फायदेमंद है. मैं उसे परिस्थितियों के कारण से कारण मिल की स्थिति में नहीं था. उन्होंने कहा कि 1 कोड और अधिक comparators में syntheisze जाएगा ... किसी कृपया मेरी मदद कारण क्यों 2 कोड 1 एक से बेहतर है लगता है?

 

[permute]

यह लिंक के कुछ समझाना होगा: http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf url [/]

 

[TrickyDicky]

VHDL के इस तरह देखो. VHDL में, यह बहुत व्यर्थ लग रहा है. मामले '1 '(केवल एक विकल्प है जब कुछ = '1) है'. और मामलों में कानूनी तौर पर यह करने के लिए पकड़े arnt क्योंकि वे सही / गलत '1 'सा से एक अलग प्रकार का है, जो मूल्यांकन. अब, इस दिनों में मदद की हो सकता है जब camparaters एक प्रतिशत के मामले में तर्क की बड़ी मात्रा में लागत है, लेकिन आधुनिक उपकरणों के साथ अब adays बहुत बेहतर है कोड है कि बजाय भावना कोशिश करते हैं और अजीब LUT बचाने / रजिस्टर यहाँ और बनाता है लिखने वहाँ.

 

[FvM]

दूसरी का निर्माण न तो कानूनी VHDL और न ही Verilog वाक्यविन्यास है, तो यह बिल्कुल स्पष्ट अंतर है जो आप बात कर रहे हैं नहीं है. Verilog करने के लिए इसके विपरीत में, VHDL के समानांतर मामलों (अतिव्यापी शर्तों) पता नहीं है. अंत में, अगर दो constructs कार्यात्मक बराबर हैं, वे सबसे अधिक संभावना एक ही फाटक स्तर netlist duting संश्लेषण में अंत.