संयमी 3e स्टार्टर किट - मदद करो!! चाहिए!

M

Mystery2703

Guest
नमस्ते,

मैं बहुत FPGA के लिए नया हूँ और मेरी पूरी कोशिश कर के लिए सीख लो.मैं एक साधारण verilog कार्यक्रम को संयमी पर एलईडी 3e स्टार्टर किट पलक लिखा है.

पूर्व और पोस्ट सिमुलेशन परिणाम लगता है ठीक है लेकिन जब मैं FPGA एलईडी पर बिट धारा मानचित्रण हूँ पर जाता है, लेकिन नहीं झपकी.मैं नहीं समझता कि मैं क्या गलत कर रही हूँ.मई तुम लोग मेरी मदद कर सकता है!!

beep1 मॉड्यूल (clk spk,);
इनपुट clk;
उत्पादन spk;
पैरामीटर = 50000000/440/2 clk_divider;

[20:0] = 0 टोन reg;
हमेशा @ (posedge clk) टोन टोन = 1 ;[] काउंटर = 0 14:0 reg;
हमेशा @ (posedge clk) यदि (काउंटर == 0) काउंटर <= (स्वर [20]? clk_divider-1: clk_divider/2-1);
और काउंटर <= काउंटर 1-;

= 0 spk reg;
हमेशा @ (posedge clk) यदि (काउंटर == 0) spk <spk = ~;endmoduleएलईडी मैं बोर्ड पर अपने इनपुट संकेत "clk" और संकेत उत्पादन "spk" बोर्ड पर से जुड़ा हुआ है के रूप में उपयोग कर रहा हूँ 50MHz घड़ी.

 
मुझे पहचाना नहीं? हूँ verilog, जो मूल्य तुम काउंटर में लोड कर रहे हैं जब काउंटर 0 के साथ है.

जो वांछित निमिष आवृत्ति है?

 
Zape आपके उत्तर के लिए धन्यवाद

मैं संकेत लोड कर रहा हूँ "spk" मूल्य जब काउंटर शून्य है.और निमिष आवृत्ति लगभग 440Hz है.

असल में मैं करने की कोशिश की है साधारण प्रोग्राम के रूप में अच्छी तरह से जहां पलक जब संकेत एक्स के MSB [15] (X toggel चाहिए नेतृत्व के 50MHz घड़ी बोर्ड पर सकारात्मक बढ़त पर incrementing है), लेकिन किसी कारण के लिए एलईडी पर हो जाता है और इस राज्य में रहता है.दूसरी ओर सिमुलेशन परिणाम को ठीक कर रहे हैं.

मैं घड़ी संकेत के रूप में अच्छी तरह से जाँच स्टार्टर किट का मूल कार्यक्रम ruuning और उसके काम बिल्कुल ठीक हैं.

मैं अपने कार्यक्रम या विन्यास सेटिंग्स !!!!!! में कुछ गलत मानजोड़ा गया 2 मिनट के बाद:माफ करना, मैं अपने प्रश्न .. zape गलत समझा

मैं clk_divider लोड कर रहा हूँ - काउंटर में 1 जब काउंटर 0 और clk_divider / 2 है - 1

 
Mystery2703 ने लिखा है:

और निमिष आवृत्ति लगभग है 440Hz
 
माफ करना, मैं अपने प्रश्न .. zape गलत समझा

मैं clk_divider लोड कर रहा हूँ - काउंटर में 1 जब काउंटर 0 और clk_divider / 2 है - 1जोड़े गए 18 मिनट के बाद:माफ करना, मैं अपने प्रश्न .. zape गलत समझा

मैं clk_divider लोड कर रहा हूँ - काउंटर में 1 जब काउंटर 0 और clk_divider / 2 है - 1जोड़ा गया 1 घंटे 30 मिनट के बाद:जम्मू तुम सही था.मुझे चमचमाते आवृत्ति कमी और उसके बोर्ड पर काम ठीक है.

मुझे पता है नेतृत्व की निमिष दर नहीं थी कम से कम की.

मदद के लिए धन्यवाद

 
समस्या के चमचमाते दर नहीं है नेतृत्व में समस्या है कि मानवीय आँख है

 
नमस्ते,

मैं 5 साल ई छात्र हूँ और हम FPGA में एक समस्या है कि हमारे डिजाइन को लागू करेंगे और हम अभी तक FPGA पता नहीं है...
हमारे डिजाइन ध्वनि संख्या में उत्पादन के साथ एक queueing प्रणाली है, इनपुट पुश बटन स्विच से आ रहा है और फिर इसे का उपयोग कर प्रदर्शन मैट्रिक्स बिंदु के रूप में अच्छी तरह के रूप में यह संख्या कहेगा...
की वजह से इस समस्या को हम एक FPGA का उपयोग करें इसे PCM और PWM के साथ मैच के लिए एक ध्वनि readout प्रदर्शित करेगा...
तुम मुझे इस समस्या के लिए मदद कर सकता हूँ?... क्या FPGA और PWM है कि हम इस डिजाइन को लागू करने का उपयोग कर सकते

मदद के लिए धन्यवाद!...
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