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Mystery2703
Guest
नमस्ते,
मैं बहुत FPGA के लिए नया हूँ और मेरी पूरी कोशिश कर के लिए सीख लो.मैं एक साधारण verilog कार्यक्रम को संयमी पर एलईडी 3e स्टार्टर किट पलक लिखा है.
पूर्व और पोस्ट सिमुलेशन परिणाम लगता है ठीक है लेकिन जब मैं FPGA एलईडी पर बिट धारा मानचित्रण हूँ पर जाता है, लेकिन नहीं झपकी.मैं नहीं समझता कि मैं क्या गलत कर रही हूँ.मई तुम लोग मेरी मदद कर सकता है!!
beep1 मॉड्यूल (clk spk,);
इनपुट clk;
उत्पादन spk;
पैरामीटर = 50000000/440/2 clk_divider;
[20:0] = 0 टोन reg;
हमेशा @ (posedge clk) टोन टोन = 1 ;[] काउंटर = 0 14:0 reg;
हमेशा @ (posedge clk) यदि (काउंटर == 0) काउंटर <= (स्वर [20]? clk_divider-1: clk_divider/2-1);
और काउंटर <= काउंटर 1-;
= 0 spk reg;
हमेशा @ (posedge clk) यदि (काउंटर == 0) spk <spk = ~;endmoduleएलईडी मैं बोर्ड पर अपने इनपुट संकेत "clk" और संकेत उत्पादन "spk" बोर्ड पर से जुड़ा हुआ है के रूप में उपयोग कर रहा हूँ 50MHz घड़ी.
मैं बहुत FPGA के लिए नया हूँ और मेरी पूरी कोशिश कर के लिए सीख लो.मैं एक साधारण verilog कार्यक्रम को संयमी पर एलईडी 3e स्टार्टर किट पलक लिखा है.
पूर्व और पोस्ट सिमुलेशन परिणाम लगता है ठीक है लेकिन जब मैं FPGA एलईडी पर बिट धारा मानचित्रण हूँ पर जाता है, लेकिन नहीं झपकी.मैं नहीं समझता कि मैं क्या गलत कर रही हूँ.मई तुम लोग मेरी मदद कर सकता है!!
beep1 मॉड्यूल (clk spk,);
इनपुट clk;
उत्पादन spk;
पैरामीटर = 50000000/440/2 clk_divider;
[20:0] = 0 टोन reg;
हमेशा @ (posedge clk) टोन टोन = 1 ;[] काउंटर = 0 14:0 reg;
हमेशा @ (posedge clk) यदि (काउंटर == 0) काउंटर <= (स्वर [20]? clk_divider-1: clk_divider/2-1);
और काउंटर <= काउंटर 1-;
= 0 spk reg;
हमेशा @ (posedge clk) यदि (काउंटर == 0) spk <spk = ~;endmoduleएलईडी मैं बोर्ड पर अपने इनपुट संकेत "clk" और संकेत उत्पादन "spk" बोर्ड पर से जुड़ा हुआ है के रूप में उपयोग कर रहा हूँ 50MHz घड़ी.