सरल VHDL के परीक्षण बेंच प्रश्न

[Nightlamp]

सिर्फ एक VHDL testbench के बारे में एक त्वरित सवाल है मैं बनाया था. मैं एक पूर्ण योजक (क, ख, c_in मेरे निविष्टियाँ हैं) का परीक्षण कर रहा हूँ और के लिए बस (0,0,0 के लिए 1,1,1) के रूप में आदानों की सभी संभव संयोजनों का परीक्षण करने के लिए करना चाहता था. इस परियोजना के लिए कारण / सामान्य में vhdl कोडन में सिर्फ एक सरल शुरुआत है. वैसे भी मेरा सवाल यह है मैं इस परीक्षण बेंच (संलग्न) है और मैं अनुकरण सही ढंग से चलाने के लिए सक्षम था, लेकिन मैं सोच रहा था कि अगर वहाँ एक और अधिक सुवक्ता कोड का एहसास करने के लिए तरीका है:

 

[RBB]

पाश के लिए कैसे एक के बारे में?

 

[hfbroady]

Nightlamp, मैं c_in आपके वाहक सा है? मान .... यदि ऐसा है तो VHDL का सौंदर्य यह है कि VHDL के वाहक बिट आप के लिए ख्याल रखता है. क्या आप के लिए 000 से 111 के लिए जोड़ने की कोशिश कर रहे हैं? यदि ऐसा है तो आप पूर्णांक रेंज std_logic के बजाय का उपयोग करें जब आप अपने चर घोषणा कर सकते हैं. इस बंदरगाह की तरह कुछ (एक: पूर्णांक रेंज में 0 से 7; SUM: बाहर पूर्णांक रेंज 0-7), तो अपने वास्तुकला में आप सिर्फ राशि का उपयोग कर सकते हैं

 

[Nightlamp]

शायद मैं ऐसा कर सकते हैं. वहाँ waveforms के रूप में उन्हें स्थापित करने का तरीका होगा. कहते हैं कि एक 10ns हर स्विच, ख हर 20ns स्विच, और ग हर 40ns स्विच है?

 

[hfbroady]

यदि आप करते हैं कि यह एक योजक से बदलाव रजिस्ट्री की तरह लगता है .... मैं adders में ऐसा कोड में देरी का इस्तेमाल नहीं किया. क्या आप सॉफ्टवेयर का उपयोग कर रहे हैं?

 

[TrickyDicky]

[बोली = hfbroady, 843,349] Nightlamp, मैं कि आपकी वाहक बिट c_in है मान .... यदि ऐसा है तो VHDL की खूबसूरती है कि VHDL के वाहक बिट आप के लिए ख्याल रखता है. क्या आप के लिए 000 से 111 के लिए जोड़ने की कोशिश कर रहे हैं? यदि ऐसा है तो आप पूर्णांक रेंज std_logic के बजाय का उपयोग करें जब आप अपने चर घोषणा कर सकते हैं. इस बंदरगाह की तरह कुछ (एक: पूर्णांक रेंज में 0 से 7; SUM: बाहर पूर्णांक रेंज 0-7), तो अपने वास्तुकला में आप सिर्फ राशि का उपयोग कर सकते हैं