सीटीएस के डिजाइन के लिए दृढ़ीकरण

C

crystalfish

Guest
हाय हम सभी जानते हैं कि जबकि SOCE घड़ी पेड़ संश्लेषण का उपयोग करने के लिए, हम *. ctstch फ़ाइल के साथ सौदा किया है. यह फ़ाइल घड़ी के पेड़ के तीन महत्वपूर्ण पैरामीटर, विलंबता, तिरछा और संक्रमण समय निर्दिष्ट करता है. तो मेरा सवाल है, कैसे इन तीन प्रभाव डिजाइन करते हैं? जहाँ तक मुझे पता है, घड़ी विलंबता प्रणाली के चल रहा है आवृत्ति पर कुछ प्रभाव है और तिरछा घड़ी सेटअप कारण / समय उल्लंघन पकड़ कर सकते हैं. क्या ये सही है? और मैं संक्रमण के प्रभाव का अभी तक पता नहीं है, किसी ने मुझे बता सकते हैं?
 
संक्रमण समय के बारे में [ख] [/b] एक सेल के माध्यम से विलंब अक्सर सेल आंतरिक देरी से निर्धारित किया जाता है लोड करने के लिए, कि यह गाड़ी चला है, और इनपुट संक्रमण (निहत) • संक्रमण समय यह पिन करने के लिए राज्य को बदलने के लिए लेता है. -------------------------------------------------- इनपुट संक्रमण समय (या निहत दर): ख] या [/b] ASICs में, किसी कक्ष की देरी से प्रभावित है --------------------[ कुल उत्पादन ट्रांजिस्टर शुद्ध समाई और "बहाव" पिन capacitances लोड द्वारा "देखा" ये प्रभावित करेगा जल्दी कैसे इनपुट और आउटपुट ट्रांजिस्टर "स्विच" ग्रेटर घड़ी संक्रमण समय के मान सकता है, अधिक से अधिक सेटअप समय है, धीमी संक्रमण अधिक का अर्थ है ट्रांजिस्टर के लिए समय (ओं) को बारी / बंद पर.
 

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