ज
जॉन Xu
Guest
नमस्ते,
मैं 0.6um CMOS के साथ एक हिस्टैरिसीस तुलनित्र तैयार हूँ.सर्किट क्लासिक टोपोलॉजी है जिसे मैं किताब "CMOS फिलिप ई. एलेन और डगलस आर होलबर्ग के अनुरूप सर्किट डिजाइन" से जाता है.तुलनित्र के हिस्टैरिसीस एक उच्च लाभ, खुला लूप तुलनित्र के इनपुट चरण में सकारात्मक प्रतिक्रिया द्वारा किया जाता है.Pls.संलग्न योजनाबद्ध देखें.
अनुकार में, मैं हिस्टैरिसीस इनपुट मंच के बेमेल के प्रति संवेदनशील है पाया.जैसे, अगर मैं 4% बेमेल में निवेश मंच के differtial जोड़ी सेट, हिस्टैरिसीस disapeared होगा.यह एक गंभीर मुद्दा है, मेरी समझ,% 4 बेमेल प्रति beasue है CMOS प्रक्रिया के लिए सामान्य है.
किसी को भी किसी भी विचार पर बेमेल मुद्दे सुधार दे सकते हैं?
अग्रिम धन्यवाद!
मैं 0.6um CMOS के साथ एक हिस्टैरिसीस तुलनित्र तैयार हूँ.सर्किट क्लासिक टोपोलॉजी है जिसे मैं किताब "CMOS फिलिप ई. एलेन और डगलस आर होलबर्ग के अनुरूप सर्किट डिजाइन" से जाता है.तुलनित्र के हिस्टैरिसीस एक उच्च लाभ, खुला लूप तुलनित्र के इनपुट चरण में सकारात्मक प्रतिक्रिया द्वारा किया जाता है.Pls.संलग्न योजनाबद्ध देखें.
अनुकार में, मैं हिस्टैरिसीस इनपुट मंच के बेमेल के प्रति संवेदनशील है पाया.जैसे, अगर मैं 4% बेमेल में निवेश मंच के differtial जोड़ी सेट, हिस्टैरिसीस disapeared होगा.यह एक गंभीर मुद्दा है, मेरी समझ,% 4 बेमेल प्रति beasue है CMOS प्रक्रिया के लिए सामान्य है.
किसी को भी किसी भी विचार पर बेमेल मुद्दे सुधार दे सकते हैं?
अग्रिम धन्यवाद!