2,006.06 पर डीसी

[bravobravo]

2006.06 डीसी पर LEC समस्या है?

जब हमारे संश्लेषण औजार के रूप में 2004.06 डीसी का उपयोग कर, हम RTL के लिए LEC पर कोई समस्या गेट सत्र है.

लेकिन जब 2006.06 डीसी का उपयोग कर, यह रिपोर्ट है कि वे नहीं ले रहे हैं (RTL संश्लेषण के लिए एक ही सरल लिपि का प्रयोग करके).

और RTL संदर्भ डिजाइन USB या 16 बिट्स CPU है.

कोई भी समस्या है या कोई मुझे बता सकते हैं कि यह कैसे हल करने के लिए?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="रो रही है या बहुत उदास" border="0" />

 

[niuniu]

इस है क्योंकि डीसी का उपयोग करता है कई उच्च स्तरीय संश्लेषण जो LEC बहुत मुश्किल है.एक तरह से यह बताने के डीसी से बाहर svf फ़ाइल का उपयोग करें और औपचारिकता लिखना है.लेकिन हम अभी भी पाया वहाँ गिरा है.

तुमने compile_ultra का उपयोग करें?यदि हां, तो ऐसे में इन विकल्पों का उपयोग करने की कोशिश
compile_ultra-no_autoungroup-no_boundary_optimization-no_seq_output_inversion-exact_map
आप गौर कर सकते हैं कि डीसी डिफ़ॉल्ट के रूप में कई अनुकूलन पर बारी है.

अगर QoR नहीं बहुत अंतर है और आप LEC के बारे में ध्यान, बस संकलन का उपयोग करने के समय की सबसे, comformal LEC से गुजारें datapath विश्लेषण सकते हैं, लेकिन अगर कमी भी तंग है, कुछ datapath तर्क के पास अभी भी असफल रहा.

 

[rameshsuthapalli]

हाय सब,

svf फाइल डीसी डिजाइन परिवर्तन के लिए chnges namming तरह संश्लेषण में happned लिखेंगे सराय शुद्ध और डिजाइन के लिए (नामकरण शैलियों uniqufing).
समूह और styles.in ungrouping डीसी के पिछले vershions वहाँ r नहीं है कि बहुत complx algorithems संश्लेषण में शामिल तो LEC समझने में सक्षम डीसी changes.so को औपचारिकता या परिवर्तन उर नियमों namming का उपयोग बेहतर शुद्ध (और डिजाइन के लिए) को verilog.

बी.आर.,
रमेश

 

[kpk]

नमस्ते
मैं भी विभिन्न संस्करणों के साथ ऐसी समस्या का सामना करना पड़ा.switch in the set flatten model
command.

सेट में-seq_constant
स्विच का उपयोग मॉडल
कमान समतल
की कोशिश करो.
मुझे पता है अगर यह काम करता है.
एन हम ताल करते थे (Verplex) LEC ...