4 बिट समांतर योजक के लिए कोड verlog

[divsec]

मैं 4 बिट समांतर योजक के लिए verilog परीक्षण बेंच कोड चाहते हैं कि यह कैसे लिखने /?

 

[ckaa]

तुम एक प्रारंभिक बिंदु के रूप में इस्तेमाल कर सकते हैं. शायद नीचे के ढांचे में मामूली त्रुटियों: मॉड्यूल (adder_tb), reg clk, रीसेट, reg [3:00] एक, ख; तार carry_out; reg carry_in / / समायोजित अपने देरी अपने रीसेट पल्स चौड़ाई के अनुसार प्रारंभिक clk शुरू = 0, = 0, # 20 रीसेट = 1, # 20 रीसेट रीसेट = 0; / / एक, ख के लिए आपके प्रोत्साहन डालें और यहाँ ले. ख =; 4'b1011; carry_in = 1'b1; 450 # 4'b1110 =; ख = 4'b0010; = 1'b0 carry_in, अंत / / / मैं सिर्फ एक = 4'b1100 नीचे एक उदाहरण में डाल दिया है / अपनी घड़ी की अवधि का निर्धारण और नीचे देरी clk clk = ~ # हमेशा 50 समायोजित; / / अपने समांतर योजक यहाँ इन्स्तांत. उदाहरण नीचे दिखाया गया: योजक adder_inst (rst (रीसेट), (clk) clk, एक (एक), बी (ख), carry_in (carry_in), carry_out (carry_out)...), Endmodule