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skycanny
Guest
हाय, सब लोग विकास Altera द्वारा प्रदान उपकरण का उपयोग करना, मैं VHDL, गहराई जिसका 128 है और चौड़ाई जिसका 16bits है के रूप में एक LPM DCFIFO उत्पन्न. तो मैं एक शीर्ष स्तर VHDL फाइल में इस DCFIFO instantiated है, और वहाँ केवल इस शीर्ष स्तर VHDL फाइल में यह एक DCFIFO घटक है. मैं Modelsim द्वारा पूर्व अनुकरण करते हैं, परिणाम ठीक है. चक्रवात द्वितीय परिवार डिवाइस पर डिजाइन को लागू करने के बाद, मैं Modelsim द्वारा के रूप में अच्छी तरह से पोस्ट simulaiton. हालांकि, पोस्ट अनुकार परिणाम कुछ समस्या है. सबसे पहले, "rdreq" सक्रिय के बाद पहला शब्द 2 "rdclk" घड़ी तक रहता है. दूसरा, के बाद फिर से निष्क्रिय और सक्रिय "rdreq", एक डेटा खो देता है. मैं भी ऐसा ही. चक्रवात, Stratix परिवार डिवाइस के अलावा, पोस्ट अनुकार अच्छा है. तो, मैं इन समस्या के लिए resons पता नहीं है. अगर मैं इन समस्या की अनदेखी, खुराक LPM DCFIFO वास्तविक चक्रवात द्वितीय डिवाइस परिवार पर अच्छी तरह से काम. किसी भी मदद की सराहना की जाएगी!