</ b = और एक <= # 1 ख क्या # 1 के बीच का अंतर है

[tigerajs]

plz मेरी मदद करो

 

[aravind]

यह नियम यू अंगूठे का प्रयोग एक = # 5 ख नहीं होना चाहिए है;
U # 5 एक ख = उपयोग कर सकते हैं;
क्योंकि यह बयान बाधा डाल रही है.
1.it 5 सेकेंड के लिए ब्लॉक बी मूल्य और यह दे
2.a ख = मूल्य होगा 5 सेकेंड के बाद.

गैर के लिए simillary-बयान इसके विपरीत अवरुद्ध
u एक का पालन करें <= चाहिए # 5 ब
क्योंकि यह अभ्यस्त इसी बयान ब्लॉक

 

[jarodz]

# 5 ए एक = ख, 5 बार इकाई, सिम्युलेटर के बाद लागू ए को बी के मूल्य प्रदान
बी एक = # 5 ख, जब सिम्युलेटर इस कथन पर अमल,
ख के वर्तमान मूल्य रखने के लिए, और फिर इस keeped मूल्य प्रदान एक 5 समय इकाई के बाद.
यह "<=". के साथ एक ही हैसाभार,
Jarod

 

[nand_gates]

ये रास्ते हैं एक मॉडल परिवहन देरी और सिम्युलेटर verilog में inertial देरी.
यदि उर VHDL से परिचित आप मिल जाएगा रहे हैं!
मैं timescale 1ns के रूप में ग्रहण कर रहा हूँ
# 1 एक <= / b / यह मॉडल परिवहन देरी ख 'में एक' 1 एन एस के बाद दिखाई देगा
एक <= # 1 / b / यह मॉडल inertial 'देरी एक' ख 'इस additin में 1 एन एस विलंब के बाद' इस प्रकार
कोई पल्स <1ns फ़िल्टर बाहर पर होगा 'एक'

Plaese VHDL के लिए नीचे दिए गए लिंक पर देखें!
http://www.gmvhdl.com/delay.htm

 

[novise]

जब # 1a <= बी बी टी (प्रयोग) है 1 टी एक समय में सौंपी है, दूसरे, जब एक <= # 1b ख (1 टी) इस्तेमाल किया जाता है हाथ पर समय 1 टी को सौंपा है

 

[rsjgs]

अंतर यह है कि पहले मामले में RHS का मूल्यांकन जगह तुरंत लेता है, लेकिन assigment 1 एन एस के बाद.दूसरे मामले मूल्यांकन ही 1 एन एस बाद में किया

 

[darylz]

ने कहा है कि nand_gates निकालने!

 

[bracketx]

hehe, वहाँ कई विवरण है.

 

[positive_edge]

1)

1 # ख एक <=

काम का मूल्यांकन समय पर नियंत्रण की देरी है.
RHS अभिव्यक्ति मूल्यांकन किया है.
काम एक <अर्थात् अनुसूचित --- ख (t 1 है)

एक) 2 <= 1 # ख

RHS अभिव्यक्ति मूल्यांकन किया है.
काम समय पर नियंत्रण की देरी और पंक्ति के अंत में अनुसूचित है.
प्रवाह पर जारी है.
अनुकार समय टी में एक ख <- 1

 

[AlexWan]

1 # एक एन <= b
बाईं ओर देरी जोड़ना-हाथ से काम nonblocking के संयोजन तर्क मॉडल की ओर (LHS) त्रुटिपूर्ण है.
कोड:adder_t2 मॉड्यूल (सह, राशि, ए, बी, ci);

उत्पादन सह;

निर्गम [3:0] राशि;

इनपुट [3:0 ए, बी];

इनपुट ci;reg सह;

[3:0 reg राशि];@ हमेशा (एक या ख या ci)

# 12 (सह, राशि) <एक = ci B ;

endmodule

 

[weng]

इन अवरुद्ध क्या और काम nonblocking वास्तविक सर्किट प्रतिबिम्बित करता है?

किसी एक उदाहरण कोड कर सकते हैं?

 

[Vonn]

यकीन है कि यह है ...यहाँ एक उदाहरण है:

अगर आप अपनी प्रक्रिया में लिखें:

एक = 1;
एक ख =;
ग ख =;
ये काम एक = ख ग = 1 और उत्पन्न सर्किट = एक 3 एक दूसरे से जुड़े buffers होगा अवरुद्ध कर रहे हैं

1 --- बफर []---> एक --- बफर []---> ख --- बफर []---> ग

जबकि अगर तुम इसे लिखने के गैर का उपयोग-अवरुद्ध

एक <= 1;
b <= एक;
ग <= b;

इस काम Nonblocking है इसका मतलब है कि:
एक = 1
ख एक के = पुराने मूल्य
ग ख का = पुराने मूल्य

और च वास्तविक सर्किट होगा / च बजाय buffers की

1 --- [च / च ]---> एक --- [च / च ]---> ख --- [च च / ]---> ग

 

[yuenkit]

परिवहन देरी और inertial देरी

 

[weng]

उद्धरण:

इन अवरुद्ध क्या और काम nonblocking वास्तविक सर्किट प्रतिबिम्बित करता है?किसी एक उदाहरण कोड कर सकते हैं?

 

[shiv_emf]

Vonn दिया अच्छा उदाहरण है!मैं यह बदलाव रजिस्टर तैयार करने के लिए उपयोग कर सकते हैं? /

 

[archillios]

AlexWan सही है, कि एक बुरा कोडन जब संयोजन तर्क मॉडलिंग में प्रयुक्त शैली है.एलेक्स के लिए धन्यवाद!
कोड के नीचे देखें:

/ *
बुरा कोडन शैली के उदाहरण
* /
adder_t2 मॉड्यूल (सह, राशि, ए, बी, ci);
उत्पादन सह;
निर्गम [3:0] राशि;
इनपुट [3:0 ए, बी];
इनपुट ci;

reg सह;
[3:0 reg राशि];

@ हमेशा (एक या ख या ci)
# 12 (सह, राशि) <एक = ख ci ; / / बुरा गैर कार्य शैली कोडन देरी ब्लॉक
endmodule
मॉड्यूल टीबी;
[3:0] ए, बी reg;
reg ci;
तार [3:0] राशि;
तार सह;
adder_t2 dut (सह. (सह), राशि. (राशि),. एक (एक),. ख (ख), ci ci (.));
प्रारंभिक
प्रारंभ करना
# (0 ए, बी, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (ए, बी, ci) = (4'h2, 4'h5, 1'h1);
# 5 (ए, बी, ci) = (4'he, 4'h0, 1'h1);
# 9 (ए, बी, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ प्रदर्शन (शुभ रात्रि "");
$ रोक;

अंत
endmodule
/////////////////////////////////////////
अनपेक्षित व्यवहार देखा जाएगा.

समय इकाई में 12 / बी / ci, बदल सह (, राशि) <एक = ख ci है, बाद में एक अनुसूचित है, समय से पहले के बाद एक आने की कोई परिवर्तन / बी / ci असर होगा ( सह, राशि), इतनी देर नहीं # 12 है.

 

[foster_cn]

करता # एक में 1 <= # 1 ख flipflop संक्रमण समय मतलब है?

 

[darylz]

कार्य क्रम अलग है!