Clock गुणक और विभक्त

[suru]

कैसे निम्नलिखित Expressions
के लिए Clock जाएगी
CLK1 = 4 टाइम्स CLK (मास्टर Clock)
के

और CLK2 = 1 / 4 टाइम्स मास्टर घड़ी
की

 

[sree205]

1 के लिए / मास्टर घड़ी, असफल घड़ी दो बार (q2 <= q1) अर्थात्, (q1 <= clk)
के 4 बार, काम करना चाहिए.

 

[nxtech]

यदि आप क्या तुम हमेशा
की कोशिश कर सकते हैं जोड़ा कलमलाना
के साथ रह सकता है इस कार्य clocking में
बनाया / तुम एक Xilinx भाग में अर्थात् DCM .. का प्रयोग कर रहे हैं इस उपकरण की क्षमताओं.

ई

 

[salma अली bakr]

1 की घड़ी के लिए / 4 मूल आवृत्ति की, बस यह है कि मूल घड़ी के हर
4 घड़ी चक्र की गिनती और घड़ी के 1 पल्स उत्पन्न एक सर्किट .... एक घड़ी विभक्त कर ...

के गुणन
के लिए, वहाँ .... एक घड़ी VHDL में गुणक डिजाइन करने के लिए ताकि आप एक PLL या एक DCM (डिजिटल घड़ी प्रबंधक) ...
अपने बोर्ड पर निर्भर का उपयोग करने के लिए
होगा का कोई तरीका नहीं है ...

 

[Iouri]

उपयोग PLL, क्योंकि PLL के उत्पादन वैश्विक घड़ी मार्ग से जुड़ा है.जब काउंटर घड़ी सबसे FPGA घड़ी मार्ग से जुड़ा नहीं है उत्पादन में विभाजित करने के लिए, इस मामले को समय seting में का उपयोग करते हुए अप्रत्याशित बन constrains

 

[echo47]

एक आधुनिक Xilinx FPGA में, आप
एक कम बस BUFG आदिम जैसे एक घड़ी बफर डालने द्वारा वैश्विक घड़ी शुद्ध तिरछा करने के लिए एक काउंटर
का उत्पादन संकेत कनेक्ट कर सकते हैं.तुम बफर
के प्रसार देरी पर ज्यादा नियंत्रण नहीं होगा, लेकिन यह ठीक कुछ अनुप्रयोगों
के लिए है.

 

[xtcx]

sree205 लिखा है:

1 के लिए / मास्टर घड़ी, असफल घड़ी दो बार (q2 <= q1) अर्थात्, (q1 <= clk) के 4 बार

 

[sree205]

हाँ, उर सही है, मेरी गलती

 

[AdvaRes]

का प्रयोग करें आवृत्ति divier और एक PLL
4 द्वारा आप CLK गुणा करने के लिए
4 से आवृत्ति को विभाजित करने के लिए.

 

[sree205]

हालांकि इस kinda glitches के एक जोखिम coz है यह निश्चित रूप से लागू करने, काम करेगा.

मॉड्यूल clk4 (clk,,,) div4 div2 पुनर्स्थापित;

इनपुट clk, रीसेट;
निर्गम div2, div4;

div2, div4 reg;

(posedge clk या negedge रीसेट) हमेशा @
(! रीसेट)
यदिdiv2 <= 1'b1;
अन्यथा
div2 <= ~ div2;

(posedge div2 या negedge रीसेट) हमेशा @
(! रीसेट)
यदिdiv4 <= 1'b1;
अन्यथा
div4 <= ~ div4;

endmodule

 

[davr]

सरलतम उपाय सिर्फ DCM या PLL अपने FPGA में निर्माण का उपयोग करने के लिए है.