C
cherin
Guest
क्या अलग फाइल प्रारूप FPGAs के साथ उपयोग किया
जाता हैकोई मुझे उन्हें गुप्त रूप में रखने की कंपनियों से कहा.
जाता हैकोई मुझे उन्हें गुप्त रूप में रखने की कंपनियों से कहा.
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N
news
Guest
<img src="http://gallery.dpcdn.pl/imgc/News/56706/g_-_550x412_-_s_56706x20140724180531_0.png" alt="image" />Bardzo często na ekranie smartfona domyślna klawiatura zajmuje połowę ekranu, a
treść SMS-a musimy wpisywać po literce. Na szczęście na systemie Android nie jesteśmy
skazani tylko na domyślną klawiaturę, bo istnieje wiele darmowych
aplikacji, które w znacznym stopniu przewyższają jej możliwości.
Jedną z nich jest klawiatura TouchPal X.
TouchPal X, oprócz standardowego układu QWERTY,...<img src="http://feeds.feedburner.com/~r/dobreprogramy/Aktualnosci/~4/wEP6eKQz31c" height="1" width="1"/>
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treść SMS-a musimy wpisywać po literce. Na szczęście na systemie Android nie jesteśmy
skazani tylko na domyślną klawiaturę, bo istnieje wiele darmowych
aplikacji, które w znacznym stopniu przewyższają jej możliwości.
Jedną z nich jest klawiatura TouchPal X.
TouchPal X, oprócz standardowego układu QWERTY,...<img src="http://feeds.feedburner.com/~r/dobreprogramy/Aktualnosci/~4/wEP6eKQz31c" height="1" width="1"/>
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A
aria62
Guest
प्रिय cherin
मैं फ़ाइल स्वरूपों
के सॉफ्टवेयर और भाषा पर निर्भर करते हैं लगता है कि
u उदाहरण अगर यू का उपयोग VHDL फ़ाइल स्वरूप हो सकता है ". vhd" using.for रहे हैं
मैं फ़ाइल स्वरूपों
के सॉफ्टवेयर और भाषा पर निर्भर करते हैं लगता है कि
u उदाहरण अगर यू का उपयोग VHDL फ़ाइल स्वरूप हो सकता है ". vhd" using.for रहे हैं
F
FvM
Guest
डिजाइन इनपुट फ़ाइल आमतौर (VHDL या Verilog तर्क परिभाषा, पिन मानचित्रण, समय की कमी, testbenches)
पठनीय हैं.
) are distributed as encrypted files, only readable by the design compiler that knows a secret key.
कभी कभी डिजाइन इकाइयों (आईपी कोर)
एन्क्रिप्टेड फाइल के रूप में, केवल कि
एक गुप्त कुंजी पता डिजाइन संकलक द्वारा पठनीय वितरित कर रहे हैं.
डिजाइन उत्पादन, खासकर bitstream
FPGA विन्यास के लिए इस्तेमाल आमतौर पठनीय
नहीं है और यह undocumented है अर्थ है.
.
यह भी सही FPGA हार्डवेयर संरचना, विन्यास संसाधनों के द्वारा नियंत्रित की bitstream वास्तव में एक रहस्य के रूप में रखा है डिजाइन उदा.इस संकलित netlist मध्यवर्ती परिणाम के रूप में आम तौर पर तीसरे पक्ष के उपकरणों के साथ अनुकरण के लिए पाठ फ़ाइलों के रूप में उपलब्ध हैं.
पठनीय हैं.
) are distributed as encrypted files, only readable by the design compiler that knows a secret key.
कभी कभी डिजाइन इकाइयों (आईपी कोर)
एन्क्रिप्टेड फाइल के रूप में, केवल कि
एक गुप्त कुंजी पता डिजाइन संकलक द्वारा पठनीय वितरित कर रहे हैं.
डिजाइन उत्पादन, खासकर bitstream
FPGA विन्यास के लिए इस्तेमाल आमतौर पठनीय
नहीं है और यह undocumented है अर्थ है.
.
यह भी सही FPGA हार्डवेयर संरचना, विन्यास संसाधनों के द्वारा नियंत्रित की bitstream वास्तव में एक रहस्य के रूप में रखा है डिजाइन उदा.इस संकलित netlist मध्यवर्ती परिणाम के रूप में आम तौर पर तीसरे पक्ष के उपकरणों के साथ अनुकरण के लिए पाठ फ़ाइलों के रूप में उपलब्ध हैं.
C
cherin
Guest
मैं एक FPGA programer का निर्माण करने की योजना बना रहा हूँ
तो मैं एक आउटपुट फाइल '' से fusebit जानकारी निकालने के लिए और fpga को सही क्रम में भेजने की जरूरत है.
यू कि bitstream fpga विन्यास के लिए इस्तेमाल का उल्लेख किया और पठनीय नहीं है कि इस प्रारूप undocumented है.
u मुझे एक्सटेंशन फ़ाइल को बता सकता है?[अच्छा लगता है. कुछ CPLDs
के लिए jed]
तो मैं एक आउटपुट फाइल '' से fusebit जानकारी निकालने के लिए और fpga को सही क्रम में भेजने की जरूरत है.
यू कि bitstream fpga विन्यास के लिए इस्तेमाल का उल्लेख किया और पठनीय नहीं है कि इस प्रारूप undocumented है.
u मुझे एक्सटेंशन फ़ाइल को बता सकता है?[अच्छा लगता है. कुछ CPLDs
के लिए jed]
E
echo47
Guest
हाय cherin यदि आप
Xilinx की बात कर रहे हैं, तो bitstream filenames हैं *. बिट या *. बिन.वे लगभग समान हैं.डिफ़ॉल्ट *. सा फ़ाइल बस एक छोटा सा शीर्षक कहते हैं.आप सीधे फाइल सामग्री संचारित कर सकते हैं एक
FPGA JTAG, या धारावाहिक, या समानांतर तकनीकों
के माध्यम से.कोई फ़ाइल
की आवश्यकता decoding.अधिक जानकारी के लिए, देखते "विन्यास उपयोगकर्ता गाइड" अपने FPGA विशेष प्रकार
के लिए.
यदि आप *. बिट या
*. बिन फ़ाइल है, तो
है कि Xilinx स्वामित्व जानकारी में डेटा को समझने की इच्छा है.
Xilinx की बात कर रहे हैं, तो bitstream filenames हैं *. बिट या *. बिन.वे लगभग समान हैं.डिफ़ॉल्ट *. सा फ़ाइल बस एक छोटा सा शीर्षक कहते हैं.आप सीधे फाइल सामग्री संचारित कर सकते हैं एक
FPGA JTAG, या धारावाहिक, या समानांतर तकनीकों
के माध्यम से.कोई फ़ाइल
की आवश्यकता decoding.अधिक जानकारी के लिए, देखते "विन्यास उपयोगकर्ता गाइड" अपने FPGA विशेष प्रकार
के लिए.
यदि आप *. बिट या
*. बिन फ़ाइल है, तो
है कि Xilinx स्वामित्व जानकारी में डेटा को समझने की इच्छा है.
F
FvM
Guest
was related to the meaning of the data.
नहीं पठनीय
डेटा के अर्थ से संबंधित था.आप निर्माता द्वारा प्रलेखित रूप विन्यास के लिए इसका इस्तेमाल कर सकते हैं.
respectively flash memory.
FPGA आमतौर पर और एक वाष्पशील SRAM विन्यास आधारित है क्रमशः स्मृति फ़्लैश
फ्यूज बिट का उपयोग नहीं करते.इन के लिए, एक FPGA प्रोग्रामर सीमित इस्तेमाल की जाएगी.
उपकरण nonvolatile विन्यास के साथ, सभी CPLD और कुछ FPGA जैसे, आम तौर पर उत्पादन में तीसरे पक्ष के उपकरणों के द्वारा प्रलेखित विधियों के साथ प्रोग्रामिंग JTAG, ज्यादातर
करने के लिए 1352 मानक IEEE अनुसार अनुमति देते हैं.
नहीं पठनीय
डेटा के अर्थ से संबंधित था.आप निर्माता द्वारा प्रलेखित रूप विन्यास के लिए इसका इस्तेमाल कर सकते हैं.
respectively flash memory.
FPGA आमतौर पर और एक वाष्पशील SRAM विन्यास आधारित है क्रमशः स्मृति फ़्लैश
फ्यूज बिट का उपयोग नहीं करते.इन के लिए, एक FPGA प्रोग्रामर सीमित इस्तेमाल की जाएगी.
उपकरण nonvolatile विन्यास के साथ, सभी CPLD और कुछ FPGA जैसे, आम तौर पर उत्पादन में तीसरे पक्ष के उपकरणों के द्वारा प्रलेखित विधियों के साथ प्रोग्रामिंग JTAG, ज्यादातर
करने के लिए 1352 मानक IEEE अनुसार अनुमति देते हैं.
M
muhammad_ali
Guest
अभिनंदन FvM,
क्या "सटीक FPGA हार्डवेयर संरचना द्वारा, विन्यास संसाधनों को कहा द्वारा नियंत्रित की डिजाइन जैसे मतलब है समझाने कृपया सकता bitstream", संक्षेप "विन्यास संसाधनों".
यदि आप निम्न फाइल के लिए एक्सटेंशन उल्लेख भी आभारी होंगे:
systemverilog
पिन मानचित्रण,
समय की कमी,
testbenches,
आईपी कोर
डिजाइन उत्पादन
मध्यवर्ती परिणाम
क्या "सटीक FPGA हार्डवेयर संरचना द्वारा, विन्यास संसाधनों को कहा द्वारा नियंत्रित की डिजाइन जैसे मतलब है समझाने कृपया सकता bitstream", संक्षेप "विन्यास संसाधनों".
यदि आप निम्न फाइल के लिए एक्सटेंशन उल्लेख भी आभारी होंगे:
systemverilog
पिन मानचित्रण,
समय की कमी,
testbenches,
आईपी कोर
डिजाइन उत्पादन
मध्यवर्ती परिणाम
F
FvM
Guest
जब आप एक FPGA करने के लिए,
दो इनपुट पिन
एक तर्क सेल करने के लिए, परिणाम एक निर्गम पिन, विन्यास संसाधनों का एक बहुत से कराई है शामिल है कराई हैं जैसे एक साधारण तर्क सर्किट कार्यक्रम.कभी कभी इन संसाधनों में स्विच प्रतीक के रूप में कर रहे हैं एक FPGA योजनाबद्ध, लेकिन कार्यात्मक अधिकतर, उनके आपरेशन explicitely mentionend नहीं है.इन सभी विन्यास संसाधन विन्यास bitstream द्वारा क्रमादेशित रहे हैं, लेकिन आपको लगता है कि यह कैसे विन्यास बिल्कुल (क्रमशः मैंने अभी तक) यह नहीं देखा कार्य बताते manucturers साहित्य नहीं मिलेगा.तुम कैसे एक FPGA में एक कनेक्शन की स्थापना की कल्पना करते हैं?आप तारों तीन राज्य से जुड़ा हुआ है के रूप में एक कंप्यूटर backplane
में (शायद नहीं), या
बदले में multiplexers के साथ वृद्धिशील कनेक्शन की एक श्रृंखला-के बीच buffers (अधिक) की संभावना.
दो इनपुट पिन
एक तर्क सेल करने के लिए, परिणाम एक निर्गम पिन, विन्यास संसाधनों का एक बहुत से कराई है शामिल है कराई हैं जैसे एक साधारण तर्क सर्किट कार्यक्रम.कभी कभी इन संसाधनों में स्विच प्रतीक के रूप में कर रहे हैं एक FPGA योजनाबद्ध, लेकिन कार्यात्मक अधिकतर, उनके आपरेशन explicitely mentionend नहीं है.इन सभी विन्यास संसाधन विन्यास bitstream द्वारा क्रमादेशित रहे हैं, लेकिन आपको लगता है कि यह कैसे विन्यास बिल्कुल (क्रमशः मैंने अभी तक) यह नहीं देखा कार्य बताते manucturers साहित्य नहीं मिलेगा.तुम कैसे एक FPGA में एक कनेक्शन की स्थापना की कल्पना करते हैं?आप तारों तीन राज्य से जुड़ा हुआ है के रूप में एक कंप्यूटर backplane
में (शायद नहीं), या
बदले में multiplexers के साथ वृद्धिशील कनेक्शन की एक श्रृंखला-के बीच buffers (अधिक) की संभावना.
E
echo47
Guest
यदि आप Xilinx ISE उपकरणों के लिए,
तो कुछ फ़ाइल नाम एक्सटेंशन के बारे में आपके जवाब का जिक्र कर रहे हैं muhammad_ali, परिशिष्ट
एक में पाया जा सकता है कि "विकास प्रणाली संदर्भ गाइड":
http://toolbox.xilinx.com/docsan/xilinx10/books/docs/dev/dev.pdf
तो कुछ फ़ाइल नाम एक्सटेंशन के बारे में आपके जवाब का जिक्र कर रहे हैं muhammad_ali, परिशिष्ट
एक में पाया जा सकता है कि "विकास प्रणाली संदर्भ गाइड":
http://toolbox.xilinx.com/docsan/xilinx10/books/docs/dev/dev.pdf
C
cherin
Guest
http://toolbox.xilinx.com/docsan/xilinx10/books/docs/dev/dev.pdf
में
एक के ऊपर pdf के परिशिष्ट, यह है कि हम की सामग्री को डाउनलोड करने के लिए किया है उल्लेख किया है. इस FPGA करने के लिए फ़ाइल jed.
के लिए. सा वर्णन उपकरणों सभी NCD फाइल से विन्यास सूचना के रखने के लिए है "डाउनलोड bitstream फ़ाइल"
कुछ भी नहीं की. बिन फाइल के बारे में उल्लेख किया गया है
यह जानकारी echo47
की पिछले पोस्ट करने के लिए एक विरोधाभास की तरह दिखता हैजोड़े गए 49 मिनट के बाद:अधिक विशिष्ट होने के नाते ...
अगर मैं फ़ाइल
मैं सीधे कि
मैं बनाने के लिए कर रहा हूँ एक JTAG programer जो डाउनलोड चाहिए xilinx FPGAs, केवल उन्हीं के परिवार को कड़ा करने के लिए अपने आप को सीमित?
में
एक के ऊपर pdf के परिशिष्ट, यह है कि हम की सामग्री को डाउनलोड करने के लिए किया है उल्लेख किया है. इस FPGA करने के लिए फ़ाइल jed.
के लिए. सा वर्णन उपकरणों सभी NCD फाइल से विन्यास सूचना के रखने के लिए है "डाउनलोड bitstream फ़ाइल"
कुछ भी नहीं की. बिन फाइल के बारे में उल्लेख किया गया है
यह जानकारी echo47
की पिछले पोस्ट करने के लिए एक विरोधाभास की तरह दिखता हैजोड़े गए 49 मिनट के बाद:अधिक विशिष्ट होने के नाते ...
अगर मैं फ़ाइल
मैं सीधे कि
मैं बनाने के लिए कर रहा हूँ एक JTAG programer जो डाउनलोड चाहिए xilinx FPGAs, केवल उन्हीं के परिवार को कड़ा करने के लिए अपने आप को सीमित?
E
echo47
Guest
चेक परिशिष्ट एक बार फिर.JED फ़ाइलें जो CPLDs, नहीं FPGAs के लिए है कि CPLDfit उपयोगिता के द्वारा निर्मित हैं.
ऐसा लगता है कि परिशिष्ट एक नहीं
है कि विशेष रूप से काटा फ़ाइलें FPGA के लिए कहते हैं, सच
है और इसे बिन फ़ाइलों का उल्लेख करने के लिए neglects.Xilinx अपनी दस्तावेज़ीकरण भर में उपयोगी जानकारी तितर बितर करने के लिए पसंद करती है.विकास प्रणाली संदर्भ गाइड काटा और बिन bitstream फ़ाइलों के बारे में थोड़ा और अधिक जानकारी के लिए के पृष्ठ 309 देखो.
आपको सीधे कड़ा या अन्य Xilinx FPGA उपकरणों के लिए JTAG माध्यम से या तो बिट या बिन फ़ाइलों को डाउनलोड कर सकते हैं.मैं
एक छोटे JTAG उपयोगिता लिखा
है कि करता है कि वास्तव में, एक समानांतर पोर्ट अंतरफलक
के प्रयोग से.(मैं
एक कंपनी के लिए
है, इसलिए मैं यह नहीं बाँट सकते हैं खेद लिखा.) तुम FPGA तो सही JTAG हुक्म जारी
करने के लिए अपने bitstream डेटा स्वीकार करेंगे की जरूरत होगी.कमांड अनुक्रम (लेकिन शायद नहीं बिलकुल) विन्यास उपयोगकर्ता गाइड अपनी FPGA प्रकार के लिए
में वर्णित है., खोज के शब्द JPROGRAM के लिए मैन्युअल सही अध्याय पता करने के लिए.
कभी कभी मैं प्रभाव और फिर आज्ञाओं और उत्तरकर्ता की प्रतिक्रियाएं JTAG की (एक अनुक्रम) एक SVF फाइल उत्पन्न करने के लिए कि फ़ाइल बेहतर अनुक्रम एक विशेष FPGA आपरेशन के द्वारा जरूरी समझने के लिए अध्ययन का उपयोग करें.आपका कार्यक्रम पार्स सकता है और
एक उपयुक्त SVF विन्यस्त करने के लिए FPGA फ़ाइल निष्पादित.
मैं भले ही FPGA का सा फाइल की शुरुआत में शीर्ष की उपेक्षा करेंगे बिन फाइलें, का उपयोग करना पसंद करते हैं.
तुम, परहेज़गार या परहेज़गार द्वितीय, या परहेज़गार मतलब-3 है?
यहाँ
है कि परहेज़गार-3 जनरेशन विन्यास उपयोगकर्ता गाइड.इस JTAG प्रोग्रामिंग जानकारी अध्याय 9 में शुरू होता है, पृष्ठ 187:
http://www.xilinx.com/support/documentation/user_guides/ug332.pdf
ऐसा लगता है कि परिशिष्ट एक नहीं
है कि विशेष रूप से काटा फ़ाइलें FPGA के लिए कहते हैं, सच
है और इसे बिन फ़ाइलों का उल्लेख करने के लिए neglects.Xilinx अपनी दस्तावेज़ीकरण भर में उपयोगी जानकारी तितर बितर करने के लिए पसंद करती है.विकास प्रणाली संदर्भ गाइड काटा और बिन bitstream फ़ाइलों के बारे में थोड़ा और अधिक जानकारी के लिए के पृष्ठ 309 देखो.
आपको सीधे कड़ा या अन्य Xilinx FPGA उपकरणों के लिए JTAG माध्यम से या तो बिट या बिन फ़ाइलों को डाउनलोड कर सकते हैं.मैं
एक छोटे JTAG उपयोगिता लिखा
है कि करता है कि वास्तव में, एक समानांतर पोर्ट अंतरफलक
के प्रयोग से.(मैं
एक कंपनी के लिए
है, इसलिए मैं यह नहीं बाँट सकते हैं खेद लिखा.) तुम FPGA तो सही JTAG हुक्म जारी
करने के लिए अपने bitstream डेटा स्वीकार करेंगे की जरूरत होगी.कमांड अनुक्रम (लेकिन शायद नहीं बिलकुल) विन्यास उपयोगकर्ता गाइड अपनी FPGA प्रकार के लिए
में वर्णित है., खोज के शब्द JPROGRAM के लिए मैन्युअल सही अध्याय पता करने के लिए.
कभी कभी मैं प्रभाव और फिर आज्ञाओं और उत्तरकर्ता की प्रतिक्रियाएं JTAG की (एक अनुक्रम) एक SVF फाइल उत्पन्न करने के लिए कि फ़ाइल बेहतर अनुक्रम एक विशेष FPGA आपरेशन के द्वारा जरूरी समझने के लिए अध्ययन का उपयोग करें.आपका कार्यक्रम पार्स सकता है और
एक उपयुक्त SVF विन्यस्त करने के लिए FPGA फ़ाइल निष्पादित.
मैं भले ही FPGA का सा फाइल की शुरुआत में शीर्ष की उपेक्षा करेंगे बिन फाइलें, का उपयोग करना पसंद करते हैं.
तुम, परहेज़गार या परहेज़गार द्वितीय, या परहेज़गार मतलब-3 है?
यहाँ
है कि परहेज़गार-3 जनरेशन विन्यास उपयोगकर्ता गाइड.इस JTAG प्रोग्रामिंग जानकारी अध्याय 9 में शुरू होता है, पृष्ठ 187:
http://www.xilinx.com/support/documentation/user_guides/ug332.pdf