freq विभाजन के बारे में Plz सहायता

[stuntmaster]

मैं verilog और मैं 160Hz फार्म मेरी घड़ी थरथरानवाला है जो मिल की जरूरत है नए रहा हूँ
25.17Mhz प्रयोग verilog इस कोड के साथ की कोशिश की मैंहमेशा @ (posedge clk25mhz)
शुरू: process_2
अगर (count2 <160)
प्रारंभ करना
count2 <count2 = 1;
अंत
अन्यथा
प्रारंभ करना
count2 <= 0;
अंत
अगर (count2 <80)
प्रारंभ करना
clk_160hz <= 1'b 0;
अंत
अन्यथा
प्रारंभ करना
clk_160hz <= 1'b 1;
अंत
अंत

 

[ckaa]

अपने कोड में आप मानते हैं कि आपके 25MHz संदर्भ clk 1 सेकंड का समय दिया है.तो आप को लगता है कि यदि आपका मुकाबला 80 से मायने रखता है और आपके clk160hz के polarity inverts संकेत तुम जाओ और 80Hz = 160 गिनती में फिर से पलटना और है कि तुम 160Hz देता है जो गलत है.
अपने clk25mhz 40ns की समय अवधि और नहीं 1s है.तुम 6.25ms के समय की अवधि के साथ एक घड़ी 160Hz करना चाहता हूँ.तुम्हें शायद एक PLL जो 25MHz से नीचे विभाजित अपनी आवृत्ति 160Hz के लिए और अपने चरण का ख्याल रखता है की जरूरत है (है कि यदि आप के लिए महत्वपूर्ण) है हूँ.
अगर यह कोड एक FPGA उद्देश्य के प्रति आप PLL में से एक का उपयोग कर सकते हैं अपने विक्रेता के पास उपलब्ध आईपीएस.अगर इस मंच नहीं खोज सकता है और तुम पदों के बहुत verilog में एक PLL को लागू करने के बारे में बात कर देखता हूँ.
आपके वर्तमान कोड = 155.27MHz आवृत्ति के साथ एक घड़ी देंगे.

 

[stuntmaster]

उर उत्तर के लिए thx U कर किसी भी विचार कैसे इस कोड 160Hz 25.17MHz फार्म उत्पन्न करने के लिए है

 

[RBB]

160Hz 25.17MHz के एक पूर्णांक बहु नहीं है, तो आप सीधे 25.17MHz घड़ी नीचे विभाजित नहीं कर सकेंगे.तुम PLL के कुछ प्रकार की आवश्यकता होगी, ckaa तरह का सुझाव दिया.