pll इस डिजाइन के बारे में बात करते हैं

[xihuwang]

हाय:
एक PLL डिजाइन चोटी कलमलाना करने के लिए बड़ी चोटी है.
इस डिजाइनर सोचता है:
1.इनपुट और आउटपुट बफर का दोष
(1 नीचे, pic को रेफरी जब
संदर्भ आवृत्ति 100MHz है, पीक करने के लिए चोटी के परीक्षा परिणाम
Fref के कलमलाना 680ps है)
2.90nm लिए पाश फिल्टर में संधारित्र की प्रक्रिया भिन्नरूप
शायद pll डिजाइन के बड़े कलमलाना का कारण हो.

मेरा सवाल है:
1.क्यों और कैसे बफर के दोष बड़े कलमलाना में परिणाम कर सकते हैं और कैसे
इस समस्या resove करने के लिए (या फिर कैसे) के कलमलाना कम करने के लिए बफर डिजाइन करने के लिए
2.इस डिजाइनर दूसरे कारण को फिल्टर टोपी के variaton में है लगता है.
लेकिन मैं शायद अवरोध मूल्य
के बदलाव का कारण हो सकता है.
डिजाइन का उपयोग स्विच टोपी ckt के LPF में बाधा के रूप में काम करने के लिए.
तो मेरे सवाल का ठीक से काम
कर सकते हैं wheather स्विच टोपी बाधा है
PLL में.तुम चिप क्षेत्र को कम करने के लिए अनुसूचित जाति विरोध इस तरह का प्रयोग किया जाता है?
यह सवाल मेरे लिए यह करने के लिए मेरे लिए पता
करने के लिए महत्वपूर्ण है महत्वपूर्ण है
भौतिक संघर्ष के बजाय इस बाधा को लागू करने के लिए
एक तरीका है (की
लक्ष्य प्रक्रिया
की चादर विरोध भी) छोटा है

धन्यवाद आगे!<img src="http://images.elektroda.net/66_1247278078_thumb.gif" border="0" alt=""/>
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[saro_k_82]

1.यह निवेश बफर आमतौर वर्ग तरंग में साइन लहर धर्मान्तरित. है, जो बड़े लाभ की आवश्यकता है और एक काफी ISF है.तो यह शोर से बहुत जोड़ सकते हैं.इस निर्गम बफर बड़ा भार ड्राइव
करने के लिए है और यह काफी शोर आपूर्ति के प्रति संवेदनशील है.
2.संधारित्र की प्रक्रिया भिन्नरूप उच्च कलमलाना का कारण नहीं
किया जा सका.कम समय में सबसे पहले यह कठबोली बदलाव, दूसरे मूल्य के परिवर्तन केवल
एक छोटी राशि के
BW बदल देना चाहिए था., यह एक विशाल कलमलाना के रूप में दिखाई खिचड़ी भाषा के रूप में कोई तेज इष्टतम (कैप परिवर्तन
है साथ KVCO बदलने की तुलना में कुछ भी नहीं किया जाएगा प्रक्रिया, तापमान और आवृत्ति).
3.इस तथ्य है कि आप
एक स्विचित टोपी के साथ एक वास्तविक संघर्ष जगह है व्यावहारिक मामले में कलमलाना की एक बहुत में ला सकता है.